AD9851
–9–rev. c
水平的 作 决定 用 这 sin(x)/x 滚动-止 的 这 quantized d/一个
转换器 输出. 在 事实, 取决于 在 这 f/系统 时钟 rela-
tionship, 这 1st aliased image 能 equal 这 基本的
振幅 (当 f
输出
= 1/2 系统 时钟). 一个 低-通过 过滤 是
一般地 放置 在 这 输出 的 这 d/一个 转换器 和
这 输入 的 这 比较器 至 压制 这 jitter-producing
影响 的 非-harmonically related aliased images 和 其它
spurious 信号. 仔细考虑 必须 是 给 至 这 relationship
的 这 选择 输出 频率, 这 系统 时钟 频率 和
alias 发生率 至 避免 unwanted 输出 anomalies.
images 需要 不 是 想法 的 作 useless 用-产品 的 一个 dac.
在 事实, 和 通带 过滤 周围 一个 image 和 一些
数量 的邮递-过滤 放大器, 这 image 能 变为 这
primary 输出 信号 (看 图示 8). 自从 images 是 不 har-
monics, 它们 retain 一个 1:1
∆
频率 relationship 至 这 funda-
mental 输出. 那 是, 如果 这 基本的 是 shifted 1 khz, 然后
这 image 是 也 shifted 1 khz. 这个 relationship accounts 为
这 频率 稳固 的 一个 image, 这个 是 完全同样的 至 那 的
这 基本的. 用户 应当 认识 那 这 更小的 image 的
一个 image 一双 surrounding 一个 integer 多样的 的 这 系统 时钟
将 move 在 一个 方向 opposite 这 基本的. images 的 一个
image 一双 located 在之上 一个 integer 多样的 的 这 系统 时钟
将 move 在 这 一样 方向 作 一个 基本的 movement.
这 频率 带宽 在哪里 images exist 是 更 richer 在 spuri-
ous 信号 和 因此, 更多 不利的 在 条款 的 sfdr. 用户
的 这个 技巧 应当 empirically 决定 what 发生率
是 usable 如果 它们的 sfdr (所需的)东西 是 要求.
一个 好的 “rule-的-thumb” 为 应用 这 ad9851 作 一个 时钟
发生器 是 至 限制 这 基本的 输出 频率 至 40% 的
涉及 时钟 频率 至 避免 generating aliased signals
那 是 too 关闭 至 这 输出 带宽 的 interest (一般地 dc—
最高的 选择 输出 频率) 至 是 filtered. 这个 实践
将 使容易 这 complexity 和 费用 的 这 外部 过滤 需要-
ment 为 这 时钟 发生器 应用.
这 涉及 时钟 输入 的 这 ad9851 有 最小 limita-
tion 的 1 mhz 没有 6
×
refclk 乘法器 engaged 和
5 mhz 和 乘法器 engaged. 这 设备 有 内部的 cir-
cuitry 那 senses 当 这 时钟 比率 有 dropped 在下 这
最小 和 一个utomatically places 它自己 在 这 电源-向下
模式. 在 这个 mode, 这 在-碎片 比较器 是 也 无能.
这个 是 重要的 信息 为 那些 who 将 wish 至 使用 这
在-碎片 比较器 为 目的 其它 比 squaring 这 dds
sine 波 输出. 当 这 时钟 频率 returns 在之上 这
最小 门槛, 这 设备 重新开始 正常的 运作 之后
5
µ
s (典型地). 这个 关闭 模式 阻止 过度的 电流
泄漏 在 这 动态 寄存器 的 这 设备.
这 impact 的 涉及 时钟 阶段 噪音 在 dds 系统 是
的确 减少, 自从 这 dds 输出 是 这 结果 的 一个 分隔
的 这 输入 频率. 这 数量 的 apparent 阶段 噪音
减少, 表示 在 db, 是 建立 使用: 20 log f
输出
/f
CLK
.
在哪里 f
输出
是 这 基本的 dds 输出 频率 和 f
CLK
是 这 系统 时钟 频率. 从 这个 standpoint, 使用 这
最高的 系统 时钟 输入 频率 制造 好的 sense 在 reduc-
ing 这 影响 的 涉及 时钟 阶段 噪音 contribution 至 这
输出 信号’整体的 阶段 噪音. 作 一个 例子, 一个 oscilla-
tor 和 –100 dbc 阶段 噪音 运行 在 180 mhz 将
呈现 作 一个 –125 db contribution 至 dds 整体的 阶段 噪音 为
一个 10 mhz 输出. engaging 这 6
×
refclk 乘法器 有
一般地 被 建立 至 增加 整体的 输出 阶段 噪音. 这个
增加 是 预定的 至 这 固有的 6
×
(15.5 db) 阶段 增益 转移
函数 的 这 6
×
refclk 乘法器, 作 好 作 噪音 gener-
ated 内部 用 这 时钟 乘法器 电路. 用 使用 一个 低
阶段 噪音 涉及 时钟 输入 至 这 ad9851, 用户 能 是
使确信 的 更好的 比 –100 dbc/hz 阶段 噪音 效能
为 输出 发生率 向上 至 50 mhz 在 补偿 从 1 khz 至
100 khz.
程序编制 这 ad9851
这 ad9851 包含 一个 40-位 寄存器 那 stores 这 32-位
频率 control 文字, 这 5-位 阶段 调制 文字,
6
×
refclk 乘法器 使能 和 这 电源-向下 函数.
这个 寄存器 能 是 承载 在 并行的 或者 串行 模式. 一个 逻辑
高 engages 功能; 为 例子, 至 电源-向下 这 ic
(睡眠 模式), 一个 逻辑 高 必须 是 编写程序 在 那 位
location. 那些 用户 who 是 familiar 和 这 ad9850 dds
将 find 仅有的 一个 slight 改变 在 程序编制 这 ad9851,
specifically, data[0] 的 w0 (并行的 加载) 和 w32 (串行 load)
now 包含 一个 “6
×
refclk 乘法器 enable” 位 那needs
至 是 设置 高 至 使能 或者 低 至 使不能运转 这 内部的 涉及
时钟 乘法器.
便条: 设置 “data[1]” 高 在 程序编制 文字 w0 (paral-
lel 模式) 或者 文字 w33 高 在 串行 模式 是 不 允许 (看
tables i 和 iii). 这个 位 控制 一个 “factory 测试 mode” 那
将 导致 abnormal 运作 在 这 ad9851 如果 设置 高. 如果
erroneously entered (作 evidenced 用 管脚 2 changing 从 一个
输入 管脚 至 一个 输出 信号), 一个 exit 是 提供 用 asserting
重置. unintentional entry 至 这 工厂 测试 模式 能
出现 如果 一个 fq_ud 脉冲波 是sent 之后 最初的 power-向上 和
重置 的 这 ad9851. 自从 重置 做 不 clear 这 40-
位 输入 寄存器, 这个 将 转移 这 随机的 电源-向上 值
的 这 输入 寄存器 至 这 dds 核心. 这 随机的 值 将
invoke 这 工厂 测试 模式 或者 电源-向下 模式. 从不 公布
一个 fq_ud command 如果 这 40-位 输入 寄存器 内容 是
unknown.
在 这 default 并行的 加载 模式, 这 40-位 输入 寄存器 是
承载 使用 一个 8-位 总线. w_clk 是 使用 至 加载 这 寄存器
在 five iterations 的 第八 字节. 这 rising 边缘 的 fq_ud
transfers 这 内容 的 这 寄存器 在 这 设备 至 是 acted
在之上 和 resets 这 文字 地址 pointer 至 w0. subsequent
w_clk rising edges 加载 8-位 数据, 开始 在 w0 和 然后
move 这 文字 pointer 至 这 next 文字. 之后 w0 通过 w4
是 承载, 额外的 w_clk edges 是 ignored 直到 也 一个
重置 是 asserted 或者 一个 fq_ud rising 边缘 resets 这 地址
pointer 至 w0 在 preparation 为 这 next 8-位 加载. 看 图-
ure 13.
在 串行 加载 模式, forty subsequent rising edges 的 w_clk
将 变换 和 加载 这 1-位 数据 在 管脚 25 (d7) 通过 这
40-位 寄存器 在 “shift-register” fashion. 任何 更远 w_clk
rising edges 之后 这 寄存器 是 全部 将 变换 数据 输出 造成
数据 那 是 left 在 这 寄存器 至 是 输出-的-sequence 和 cor-
rupted. 这 串行 模式 必须 是 entered 从 这 default
并行的 模式, 看 图示 17. 数据 是 承载 beginning 和
w0 和 ending 和 w39. 一个 便条 的 提醒: 这 8-位
并行的
word (w0)—xxxxx011—that invokes 这 串行 模式
应当 是 overwritten 和 一个 有效的 40-位 串行 文字 immedi-
ately 之后 进去 这 串行 模式 至 阻止 非计划的
engaging 的 这 6
×
refclk 乘法器 或者 entry 在 这 fac-
tory 测试 模式. exit 从 串行 模式 至 并行的 模式 是 仅有的
可能 使用 这 重置 command.
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