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AD9852
–16–
rev. 0
表格 i. refclk 乘法器 控制 寄存器 值
乘法器 值 ref mult 4 ref mult 3 ref mult 2 ref mult 1 ref mult 0
400100
500101
600110
700111
801000
901001
1001010
1101011
1201100
1301101
1401110
1501111
1610000
1710001
1810010
1910011
2010100
这 refclk 乘法器 函数 能 是 绕过 至 准许
直接clocking 的 这 ad9852 从 一个 外部 时钟 源.
这
系统 时钟
为 这 ad9852 是 也 这 输出 的 这
refclk 乘法器 (如果 它 是 engaged) 或者 这 refclk 输入.
refclk 将 是 也 一个 单独的-结束 或者 差别的 输入 用
设置 管脚 64, diff clk 使能
,
低 或者 高 各自.
pll 范围 位
这 pll 范围 位 选择 这 频率 范围 的 这 refclk
乘法器 pll. 为 运作 从 200 mhz 至 300 mhz
(内部的 系统 时钟 比率) 这 pll 范围 位 应当 是 设置 至
逻辑 1. 为 运作 在下 200 mhz, 这 pll 范围 位
应当 是 设置 至 逻辑 0. 这 pll 范围 位 adjusts 这 pll
循环 参数 为 优化 阶段 噪音 效能 在里面
各自 范围.
管脚 61, pll 过滤
这个 管脚 提供 这 连接 为 这 外部 零 compen-
sation 网络 的 这 pll 循环 ﬁlter. 这 零 补偿
网络 组成 的 一个 1.3 k
Ω
电阻 在 序列 和 一个 0.01
µ
F
电容. 这 其它 一侧 的 这 网络 应当 是 连接 至
作 关闭 作 可能 至 管脚 60, avdd. 为 最佳的 阶段 噪音
效能 这 时钟 乘法器 能 是 绕过 用 设置 这
“bypass pll” 位 在 控制 寄存器 地址 1e.
差别的 refclk 使能
一个 高 水平的 在 这个 管脚 使能 这 差别的 时钟 输入,
refclock 和 refclockb (管脚 69 和 68 respec-
tively). 这 最小 差别的 信号 振幅 必需的
是 800 mvp-p. 这centerpoint 或者 一般模式 范围 的 这
差别的 信号 能 范围 从 1.6 v 至 1.9 v.
当 管脚 64 (
diff clk 使能
) 是 系 低, refclk
(管脚 69) 是 这 仅有的 起作用的 时钟 输入. 这个 是 涉及 至 作
这
单独的-结束
模式. 在 这个 模式, 管脚 68 (refclkb) 应当
是 系 低 或者 高, 但是 不 left floating.
并行的/串行 程序编制 模式
设置 管脚 70 高 invokes 并行的 模式, whereas 设置 管脚
70 低 将 invoke 这 串行 程序编制 模式. 请 谈及
至 这 text 描述 这 串行 和 并行的 程序编制
protocol 包含 在 这个 数据 薄板 为 更远 信息.
二 控制 位 located 在 地址 20 十六进制 在 这 表格 v 应用
仅有的 至 这 串行 程序编制 模式.
lsb 第一
当 高,
dictates 那 串行 数据 将 是 承载 开始 和 这 lsb 的
这 文字. 当 低 (这 default 值), 串行 数据 是 承载
开始 和 这 msb 的 这 文字.
sdo 起作用的
当 高
indicates 那 这 sdo 管脚, 管脚 18, 是 专心致志的 至 读 后面的
数据 从 这 ad9852 寄存器. 当 sdo 起作用的 是 低
(default 值), 这个indicates 那 这 sdio 管脚, 管脚 19, acts
作 一个 双向的 串行 数据 输入 和 输出 管脚 和 管脚 18
有 非 函数 在 这 串行 模式.
描述 的 ad9852 模式 的 运作
那里 是 ﬁve 可编程序的 模式 的 运作 的 这 ad9852.
selecting 一个 模式 需要 那 三 位 在 这 控制 寄存器
(并行的 地址 1f 十六进制) 是 编写程序 作 跟随 在 表格 ii.
表格 ii. 模式 选择 表格
模式 2 模式 1 模式 0 结果
0 0 0 单独的-声调
0 0 1 FSK
0 1 0 ramped fsk
0 1 1 CHIRP
1 0 0 BPSK
在 各自 模式, engaging 确实 功能 将 或者 将 不 是
permitted. 显示 在 表格 iii 是 一个 listing 的 一些 重要的
功能 和 它们的 有效性 为 各自 模式.

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AD9852 –16– rev. 0 表格 i. refclk 乘法器控制寄存器值乘法器值 ref mult 4 ref mult 3 ref mult 2 ref mult 1 ref mult 0 400100 500101 600110 700111 801000 901001 1001010 1101011 1201100 1301101 1401110 1501111 1610000 1710001 1810010 1910011 2010100 这 refclk 乘法器函数能是绕过至准许直接clocking 的这 ad9852 从一个外部时钟源. 这系统时钟为这 ad9852 是也这输出的这 refclk 乘法器 (如果它是 engaged) 或者这 refclk 输入. refclk 将是也一个单独的-结束或者差别的输入用设置管脚 64, diff clk 使能 , 低或者高各自. pll 范围位这 pll 范围位选择这频率范围的这 refclk 乘法器 pll. 为运作从 200 mhz 至 300 mhz (内部的系统时钟比率) 这 pll 范围位应当是设置至逻辑 1. 为运作在下 200 mhz, 这 pll 范围位应当是设置至逻辑 0. 这 pll 范围位 adjusts 这 pll 循环参数为优化阶段噪音效能在里面各自范围. 管脚 61, pll 过滤这个管脚提供这连接为这外部零 compen- sation 网络的这 pll 循环 ﬁlter. 这零补偿网络组成的一个 1.3 k Ω 电阻在序列和一个 0.01 µ F 电容. 这其它一侧的这网络应当是连接至作关闭作可能至管脚 60, avdd. 为最佳的阶段噪音效能这时钟乘法器能是绕过用设置这 “bypass pll” 位在控制寄存器地址 1e. 差别的 refclk 使能一个高水平的在这个管脚使能这差别的时钟输入, refclock 和 refclockb (管脚 69 和 68 respec- tively). 这最小差别的信号振幅必需的是 800 mvp-p. 这centerpoint 或者一般模式范围的这差别的信号能范围从 1.6 v 至 1.9 v. 当管脚 64 ( diff clk 使能 ) 是系低, refclk (管脚 69) 是这仅有的起作用的时钟输入. 这个是涉及至作这单独的-结束模式. 在这个模式, 管脚 68 (refclkb) 应当是系低或者高, 但是不 left floating. 并行的/串行程序编制模式设置管脚 70 高 invokes 并行的模式, whereas 设置管脚 70 低将 invoke 这串行程序编制模式. 请谈及至这 text 描述这串行和并行的程序编制 protocol 包含在这个数据薄板为更远信息. 二控制位 located 在地址 20 十六进制在这表格 v 应用仅有的至这串行程序编制模式. lsb 第一当高, dictates 那串行数据将是承载开始和这 lsb 的这文字. 当低 (这 default 值), 串行数据是承载开始和这 msb 的这文字. sdo 起作用的当高 indicates 那这 sdo 管脚, 管脚 18, 是专心致志的至读后面的数据从这 ad9852 寄存器. 当 sdo 起作用的是低 (default 值), 这个indicates 那这 sdio 管脚, 管脚 19, acts 作一个双向的串行数据输入和输出管脚和管脚 18 有非函数在这串行模式. 描述的 ad9852 模式的运作那里是 ﬁve 可编程序的模式的运作的这 ad9852. selecting 一个模式需要那三位在这控制寄存器 (并行的地址 1f 十六进制) 是编写程序作跟随在表格 ii. 表格 ii. 模式选择表格模式 2 模式 1 模式 0 结果 0 0 0 单独的-声调 0 0 1 FSK 0 1 0 ramped fsk 0 1 1 CHIRP 1 0 0 BPSK 在各自模式, engaging 确实功能将或者将不是 permitted. 显示在表格 iii 是一个 listing 的一些重要的功能和它们的有效性为各自模式.

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