AD9985
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表格 5. 管脚 函数 描述
管脚
名字
函数
输出
HSOUT horizontal 同步 输出
一个 reconstructed 和 阶段-排整齐 版本 的 这 hsync 输入. 两个都 这 polarity 和 持续时间 的 这个 输出 能 是
编写程序 通过 串行 总线 寄存器. 用 维持 排成直线 with datack 和 数据, 数据 timing 和 遵守 至 horizontal
同步 能 总是 是 决定.
VSOUT vertical 同步 输出
一个 reconstructed 和 阶段-排整齐 版本 的这 video vsync. 这 极性 的 这个 output 能 是 控制 通过 一个 串行 总线 bit.
这 placement 和 持续时间 在 所有 模式s 是 设置 用 这 graphics 传输者.
SOGOUT
同步-在-绿色 slicer 输出
这个 管脚 输出 也 这 信号 从这 同步-在-绿色 slicer 比较器 或者 一个unprocessed 但是 delayed 版本 的 这
hsync 输入. 看 这 同步 处理 块 图解 (图示 14)至 视图 如何 这个 管脚 是 连接. (便条: besides slicing 止
sog, 这 输出 从 这个 管脚 gets 非 other 额外的 处理 在 这 ad9985. vsync 分离 是 执行 通过 这 同步
separator.)
串行 端口 (2-线)
SDA 串行 端口 数据 i/o
SCL 串行 端口 数据 时钟
A0 串行 端口 地址 输入 1
为 一个 全部 描述 的 这 2-线 串行 寄存器 和 如何 它 工作, 谈及 至 这 2-线 串行 控制 端口 部分.
数据 输出
RED 数据 输出, red 频道
绿色 数据 输出, 绿色 频道
蓝 数据 输出, 蓝 频道
这 主要的 数据 输出. 位7 是 这 msb. 这 延迟 从 pixel 抽样 时间至 输出 是 fixed. 当这 抽样 时间 是
changed 用 调整 这 阶段 寄存器,这 输出 定时 是 shifted 作 好. the datack 和 hsout 输出 是 也
moved, 所以 这 定时 relationship among 这 信号 是 maintained. 为 精确的 定时 信息, refer 至 图示 9, 图示 10,
和 图示 11.
数据 时钟 输出
DATACK 数据 输出 时钟
这 主要的 时钟 输出 信号 使用至 strobe 这 输出 数据 和 hsout 在 外部 逻辑. 它 是 生产 用 这 内部的 时钟
发生器 和 是 同步的 和 这 internal pixel 抽样 时钟. 当 这 sampling 时间 是 changed 用 调整 这
阶段 寄存器, 这 输出 定时 是 shifted 作 好. 这 数据, datack, 和 hsout 输出 是 所有 moved, 所以 这 定时
relationship among 这 信号 是 maintained.
输入
R
AIN
相似物 输入 为 red 频道
G
AIN
相似物 输入 为 绿色 频道
B
AIN
相似物 输入 为 蓝 频道
高 阻抗 输入 那 accept 这 red, 绿色, 和 蓝 频道 graphics信号, 各自. (这 三 途径 是
完全同样的, 和 能 是 使用 为 任何 colors, 但是 colors 是 assigned 为 便利的涉及.) 它们 accommodate 输入 信号
ranging 从 0.5 v 至 1.0 v 全部 规模. 信号 应当是 交流-结合 至 这些 管脚 至 支持 clamp 运作.
HSYNC horizontal 同步 输入
这个 输入 receives 一个 逻辑 信号 那 establishes 这 horizontal 定时 涉及 和 提供 这 频率 涉及 为 pixel
时钟 一代. 这 逻辑 sense 的 这个 管脚 是 控制 用串行 寄存器 0eh 位 6 (hsync 极性). 仅有的 这 leading edge 的
hsync 是 起作用的; 这 trailing 边缘 是 ignored. 当 hsync 极性 = 0, 这 下落 edge 的 hsync 是 使用. 当 hsync 极性=
1, 这 rising 边缘 是 起作用的. 这 输入包含 一个 施密特 触发 为 噪音 免除,和 一个 名义上的 输入 门槛 的 1.5 v.
VSYNC vertical 同步 输入
这 输入 为 vertical 同步.
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