管脚 描述
管脚 非 管脚 名字 IO 描述
总线 接口 管脚
2 PRD O
端口 READ
使能 数据 从 外部 获得 在 至 local 总线 在 一个 记忆 写 循环 至
local 记忆 (偏远的 写 运作) 这个 准许 异步的 转移 的 数据 从 这
系统 记忆 至 local memory
3–6 RA0–RA3 I
寄存器 ADDRESS
这些 四 管脚 是 使用 至 选择 一个 寄存器 至 是 读 或者 written 这
状态 的 这些 输入 是 ignored 当 这 NIC 是 不 在 从动装置 模式 (cs
高)
7–17 AD0–AD15 IO Z
多路复用 ADDRESSDATA BUS
19
寄存器 Access 和 DMA inactive CS 低 和 ACK returned 从 SNIC 管脚 AD0–AD7 是
22–25 使用 至 读 和 写 寄存器 data AD8–AD15 float 在 IO transfers SRD SWR 管脚 是
使用 至 选择 方向 的 transfer
总线 主控 和 后面的 输入 asserted
在 t1 的 记忆 循环 AD0–AD15 包含 address
在 t2 t3 t4 AD0–AD15 包含 数据 (文字 转移 模式)
在 t2 t3 t4 AD0–AD7 包含 data AD8–AD15 包含 地址 (字节 转移 模式)
方向 的 转移 是 表明 用 SNIC 在 MWR
MRD lines
26 ADS0 IO Z
地址 STROBE 0
Input 和 DMA inactive 和 CS low latches RA0–RA3 输入 在 下落 edge 如果 high 数据
呈现 在 RA0–RA3 将 流动 通过 latch
Output 当 总线 Master latches 地址 位 (a0–a15) 至 外部 记忆 在 DMA
transfers
27 CS O
碎片 SELECT
碎片 选择 places 控制 在 从动装置 模式 为
m
P 进入 至 内部的 registers
必须 是 有效的 通过 数据 portion 的 总线 cycle RA0–RA3 是 使用 至 选择 这 内部的
register SWR 和 SRD 选择 方向 的 数据 transfer
28 MWR O Z
主控 写 STROBE
(strobe 为 DMA transfers)
起作用的 低 在 写 循环 (t2 t3 tw) 至 缓存区 memory Rising 边缘 coincides 和 这
存在 的 有效的 输出 data 触发-状态
直到 后面的 asserted
29 MRD O Z
主控 读 STROBE
(strobe 为 DMA transfers)
起作用的 在 读 循环 (t2 t3 tw) 至 缓存区 memory 输入 数据 必须 是 有效的 在 rising 边缘 的
MRD 触发-状态 直到 后面的 asserted
30 SWR I
从动装置 写 STROBE
Strobe 从 CPU 至 写 一个 内部的 寄存器 选择 用 RA0–RA3
数据 是 latched 在 这 SNIC 在 这 rising 边缘 的 这个 input
31 SRD I
从动装置 读 STROBE
Strobe 从 CPU 至 读 一个 内部的 寄存器 选择 用 RA0–RA3
这 寄存器 数据 是 输出 当 SRD
变得 low
32 ACK O
ACKNOWLEDGE
起作用的 低 当 SNIC grants 进入 至 CPU 使用 至 insert WAIT states 至
CPU 直到 SNIC 是 同步 为 一个 寄存器 读 或者 写 operation
34 BSCK I
总线 CLOCK
这个 时钟 是 使用 至 establish 这 时期 的 这 DMA 记忆 cycle 四 时钟
循环 (t1 t2 t3 t4) 是 使用 每 DMA cycle DMA transfers 能 是 扩展 用 一个 BSCK
increments 使用 这 准备好 input
36 RACK I
读 ACKNOWLEDGE
Indicates 那 这 系统 DMA 或者 host CPU 有 读 这 数据 放置
在 这 外部 获得 用 这 SNIC 这 SNIC 将 begin 一个 读 循环 至 更新 这 latch
37 PWR O
端口 WRITE
Strobe 使用 至 获得 数据 从 这 SNIC 在 外部 获得 为 转移 至 host
记忆 在 偏远的 读 transfers 这 rising 边缘 的 PWR
coincides 和 这 存在 的
有效的 数据 在 这 local bus
38 准备好 I
READY
这个 管脚 是 设置 高 至 insert wait states 在 一个 DMA transfer 这 SNIC 将 样本 这个
信号 在 t3 在 DMA transfers
3
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