DP8392CV_集成电路资料查询网

20 块 图解
TLF11085–2
图示 1 DP8392C 块 图解
30 函数的 描述
这 CTI 组成 的 四 主要的 logical blocks
一个) 这 接受者 - receives 数据 从 这 coax 和 发送 它
至 这 DTE
b) 这 传输者 - accepts 数据 从 这 DTE 和 trans-
mits 它 面向 这 coax
c) 这 Collision 发现 电路系统 - indicates 至 这 DTE 任何
collision 在 这 coax
d) 这 Jabber 计时器 - 使不能运转 这 传输者 在 情况 的
变长 比 legal 长度 packets
31 接受者 功能
这 接受者 包含 一个 输入 buffer 一个 缆索 equalizer 一个
4-柱子 Bessel 低 通过 filter 一个 squelch circuit 和 一个 differ-
ential 线条 driver
这 缓存区 提供 高 输入 阻抗 和 低 输入 ca-
pacitance 至 降低 加载 和 reflections 在 这 coax
这 equalizer 是 一个 高 通过 过滤 这个 compensates 为
这 低 通过 效应 的 这 cable 这 composite 结果 的 这
最大 长度 缆索 和 这 equalizer 是 一个 flatband re-
sponse 在 这 信号 发生率 至 降低 jitter
这 4-柱子 Bessel 低 通过 过滤 extracts 这 平均 直流
水平的 在 这 coax 这个 是 使用 用 两个都 这 接受者
squelch 和 这 collision 发现 circuits
这 接受者 squelch 电路 阻止 噪音 在 这 coax
从 falsely triggering 这 接受者 在 这 absence 的 这
signal 在 这 beginning 的 这 packet 这 接受者 转变 在
当 这 直流 水平的 从 这 低 通过 过滤 是 更小的 比 这
直流 squelch threshold However 在 这 终止 的 这 packet 一个
快 接受者 转变 止 是 需要 至 reject dribble bits 这个
是 accomplished 用 一个 交流 定时 电路 那 reacts 至 高
水平的 信号 的 更好 比 典型地 200 ns 在 duration 这
接受者 然后 stays 止 仅有的 如果 在里面 关于 1
m
s 这 直流
水平的 从 这 低 通过 过滤 rises 在之上 这 直流 squelch
threshold
图示 2
illustrates 这 接受者 timing
这 差别的 线条 驱动器 提供 ECL 兼容 信号
至 这 DTE 和 典型地 3 ns 上升 和 下降 times 在 它的 空闲
state 它的 输出 go 至 差别的 零 至 阻止 直流 保卫-
ing 电流 在 这 分开 transformer
32 传输者 功能
这 传输者 有 一个 差别的 输入 和 一个 打开 collec-
tor 输出 电流 driver 这 差别的 输入 一般
模式 电压 是 established 用 这 CTI 和 应当 不 是
改变 用 外部 circuitry 这 变压器 连接 的
TX
g
将 satisfy 这个 condition 这 驱动器 满足 所有 IEEE
8023Ethernet 规格 为 信号 levels 控制
上升 和 下降 时间 (25 ns V
g
5 ns) 降低 这 高等级的
调和的 components 这 上升 和 下降 时间 是 matched
至 降低 jitter 这 驱动 电流 水平 的 这 DP8392C
满足 这 tighter 推荐 限制 的 IEEE 8023 和 是
设置 用 一个 建造-在 bandgap 涉及 和 一个 外部 1% re-
sistor 一个 在 碎片 分开 二极管 是 提供 至 减少 这
Transmitter’s coax 加载 capacitance 为 Ethernet compati-
ble applications 一个 外部 分开 二极管 (看
图示 4
)
将 是 增加 至 更远 减少 coax 加载 capacitance 在
Cheapernet 兼容 产品 这 外部 二极管 是
不 必需的 作 这 coax 电容的 加载 规格
是 relaxed
这 传输者 squelch 电路 rejects 信号 和 脉冲波
widths 较少 比 典型地 20 ns (负的 going) 或者 和
水平 较少 比
b
175 mV 这 传输者 转变 止 在 这
终止 的 这 小包装板盒 如果 这 信号 stays 高等级的 比
b
175 mV
为 更多 比 大概 300 ns
图示 3
illustrates 这
传输者 timing
2

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20 块图解 TLF11085–2 图示 1 DP8392C 块图解 30 函数的描述这 CTI 组成的四主要的 logical blocks 一个) 这接受者 - receives 数据从这 coax 和发送它至这 DTE b) 这传输者 - accepts 数据从这 DTE 和 trans- mits 它面向这 coax c) 这 Collision 发现电路系统 - indicates 至这 DTE 任何 collision 在这 coax d) 这 Jabber 计时器 - 使不能运转这传输者在情况的变长比 legal 长度 packets 31 接受者功能这接受者包含一个输入 buffer 一个缆索 equalizer 一个 4-柱子 Bessel 低通过 filter 一个 squelch circuit 和一个 differ- ential 线条 driver 这缓存区提供高输入阻抗和低输入 ca- pacitance 至降低加载和 reflections 在这 coax 这 equalizer 是一个高通过过滤这个 compensates 为这低通过效应的这 cable 这 composite 结果的这最大长度缆索和这 equalizer 是一个 flatband re- sponse 在这信号发生率至降低 jitter 这 4-柱子 Bessel 低通过过滤 extracts 这平均直流水平的在这 coax 这个是使用用两个都这接受者 squelch 和这 collision 发现 circuits 这接受者 squelch 电路阻止噪音在这 coax 从 falsely triggering 这接受者在这 absence 的这 signal 在这 beginning 的这 packet 这接受者转变在当这直流水平的从这低通过过滤是更小的比这直流 squelch threshold However 在这终止的这 packet 一个快接受者转变止是需要至 reject dribble bits 这个是 accomplished 用一个交流定时电路那 reacts 至高水平的信号的更好比典型地 200 ns 在 duration 这接受者然后 stays 止仅有的如果在里面关于 1 m s 这直流水平的从这低通过过滤 rises 在之上这直流 squelch threshold 图示 2 illustrates 这接受者 timing 这差别的线条驱动器提供 ECL 兼容信号至这 DTE 和典型地 3 ns 上升和下降 times 在它的空闲 state 它的输出 go 至差别的零至阻止直流保卫- ing 电流在这分开 transformer 32 传输者功能这传输者有一个差别的输入和一个打开 collec- tor 输出电流 driver 这差别的输入一般模式电压是 established 用这 CTI 和应当不是改变用外部 circuitry 这变压器连接的 TX g 将 satisfy 这个 condition 这驱动器满足所有 IEEE 8023Ethernet 规格为信号 levels 控制上升和下降时间 (25 ns V g 5 ns) 降低这高等级的调和的 components 这上升和下降时间是 matched 至降低 jitter 这驱动电流水平的这 DP8392C 满足这 tighter 推荐限制的 IEEE 8023 和是设置用一个建造-在 bandgap 涉及和一个外部 1% re- sistor 一个在碎片分开二极管是提供至减少这 Transmitter’s coax 加载 capacitance 为 Ethernet compati- ble applications 一个外部分开二极管 (看图示 4 ) 将是增加至更远减少 coax 加载 capacitance 在 Cheapernet 兼容产品这外部二极管是不必需的作这 coax 电容的加载规格是 relaxed 这传输者 squelch 电路 rejects 信号和脉冲波 widths 较少比典型地 20 ns (负的 going) 或者和水平较少比 b 175 mV 这传输者转变止在这终止的这小包装板盒如果这信号 stays 高等级的比 b 175 mV 为更多比大概 300 ns 图示 3 illustrates 这传输者 timing 2

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