DS2175
4的 12
slip 纠正 能力
这 2–frame 缓存区 depth 是 足够的 为 t–carrier 和 cept 产品 在哪里 短的 期 jitter
同步, 相当 比 纠正 的 重大的 频率 differences, 是 必需的. 这 ds2175
提供 一个 完美的 balance 在 总的 延迟 (较少 比 250 microse-conds 在 它的 全部 depth) 和 slip
纠正 能力.
缓存区 recentering
许多 产品 需要 那 这 缓存区 是 recentered 在 系统 power–up 和/或者 initialization.
Forcing ALN 低 recenters 这 缓存区 在 这 occurrence 的 这 next 框架 同步 boundary. 一个 slip 将
出现 在 这个 recentering 如果 这 缓存区 depth 是 调整. 如果 这 depth 是 此刻 最佳的, 非
调整 (slip) occurs.
slip reporting
SLIP 是 使保持 低 为 65 sysclk 循环 当 一个 slip occurs. SLIP 是 一个 active–low, 打开 集电级
输出. fsd indicates slip 方向. 当 低 (缓存区 empty) 一个 框架 的 数据 是 “repeated” 在 sser
在 这 previous slip. 当 高 (缓存区 全部), 一个 框架 的 数据 是 “deleted”. fsd 是 updated 在 每
slip occurrence.
缓存区 depth monitoring
smsync 是 一个 系统 一侧 输出 脉冲波 这个 indicates 系统 一侧 multiframe boundaries. 这 距离
在 rising edges 的 rmsync 和 smsync indicates 这 电流 缓存区 depth. impending slip
情况 将 是 决定 用 monitoring rmsync 和 smsync real 时间. smsync 是 使保持 高
为 65 sysclk 时期.
时钟 选择
receive 和 系统 一侧 时钟 发生率 是 independently 可选择的 用 输入 rclksel 和
sclksel. 1.544 mhz 是 选择 当 rclksel (sclksel) = 0; 2.048 mhz 是 选择 当
rclksel (sclksel) = 1. 在 1.544 mhz (receive) 至 1.544 mhz (system) applications, 这 f-bit
位置 是 passed 通过 这 receive 缓存区 和 提交 在 sser 立即 之后 这 rising 边缘 的
这 系统 一侧 框架 同步. 这 f–bit 位置 是 强迫 至 1 在 2.048 mhz 至 1.544 mhz 产品.
非 f–bit 位置 exists 在 2.048 mhz 系统 一侧 产品.
并行的 兼容性
这 ds2175 是 兼容 和 并行的 和 串行 backplanes. 频道 1 数据 呈现 在 sser 之后一个
rising 边缘 在 sfsync (串行 产品, s/ P = 1). 这 设备 运用 一个 look–ahead 电路 在 并行的
产品 (s/ P = 0), 和 presents 数据 8 clocks early 作 显示 在 计算数量 4 和 5. converting sser 至
一个 并行的 format 需要 一个 hc595 变换 寄存器.
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