DS2175
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receive 一侧 定时 (rclk = 1.544 mhz)图示 2
receive 一侧 定时 (rclk = 2.048 mhz) 图示 3
注释:
1.
所有 频道 数据 是 passed 通过 这 elastic store 在 2.048 mhz 系统 一侧 产品
(sclksel = 1);
2.
数据 在 途径 >24 是 ignored 在 1.544 mhz 系统 一侧 产品 (sclksel = 0).
系统 multiframe boundary 定时 (sysclk = 1.544 mhz)图示 4
注释:
1.
在 1.544 mhz receive 一侧 产品 (rclksel=0), 这 f–bit 位置 包含 f–bit 数据
提取 从 这 数据 stream 在 rser. 这 f–bit 位置 是 强迫 至 “1” 在 2.048 mhz receive
一侧 产品 (rclksel=1).
2.
在 2.048 mhz receive 一侧 产品 (rclksel=1), 这 e–bit 位置 是 强迫 至 “1” 和 数据 在
途径 >24 是 ignored.
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