jtag/once
56f801 技术的 数据
11
2.10 jtag/once
部分 3 规格
3.1 一般 特性
这 56f801 是 fabricated 在 高-密度 cmos 和 5-volt tolerant ttl-兼容 数字的 输入. 这
期“5-volt tolerant”谈及 至 这 能力 的 一个 i/o 管脚, 建造 在 一个 3.3v 兼容 处理 技术,
至 承受 一个 电压 向上 至 5.5v 没有 损害的 这 设备. 许多 系统 有 一个 mixture 的 设备
设计 为 3.3v 和 5v 电源 供应. 在 此类 系统, 一个 总线 将 carry 两个都 3.3v 和 5v- 兼容
i/o 电压 水平 (一个 标准 3.3v i/o 是 设计 至 receive 一个 最大 电压 的 3.3v
±
10% 在
正常的 运作 没有 造成 损坏). 这个 5v-tolerant 能力 因此 提供 这 电源 savings
的 3.3v i/o 水平 当 正在 能 至 receive 5v 水平 没有 正在 损坏.
绝对 最大 比率 给 在
表格 14
是 压力 比率 仅有的, 和 函数的 运作 在 这
最大 是 不 有保证的. 压力 在之外 这些 比率 将 影响 设备 可靠性 或者 导致 永久的
损坏 至 这 设备.
这 56f801 直流 和 交流 电的 规格 是 初步的 和 是 从 设计 simulations. 这些
规格 将 不 是 全部地 测试 或者 有保证的 在 这个 early 平台 的 这 产品 生命 循环. finalized
规格 将 是 发行 之后 完全 描绘 和 设备 qualifications 有 被
完成.
表格 13. jtag/在-碎片 emulation (once) 信号
非. 的
管脚
信号
名字
信号
类型
状态 在
重置
信号 描述
1
TCK
输入
(施密特)
输入, 牵引的
低 内部
测试 时钟 输入
—这个 输入 管脚 提供 一个 gated 时钟 至
同步 这 测试 逻辑 和 变换 串行 数据 至 这 jtag/once 端口.
这 管脚 是 连接 内部 至 一个 拉-向下 电阻.
1
TMS
输入
(施密特)
输入, 牵引的
高 内部
测试 模式 选择 输入
—这个 输入 管脚 是 使用 至 sequence 这 jtag
tap 控制’s 状态 机器. 它 是 抽样 在 这 rising 边缘 的 tck
和 有 一个 在-碎片 拉-向上 电阻.
1
TDI
输入
(施密特)
输入, 牵引的
高 内部
测试 数据 输入
—这个 输入 管脚 提供 一个 串行 输入 数据 stream 至
这 jtag/once 端口. 它 是 抽样 在 这 rising 边缘 的 tck 和 有
一个 在-碎片 拉-向上 电阻.
1
TDO
输出 触发-陈述
测试 数据 输出
—这个 触发-statable 输出 管脚 提供 一个 串行 输出
数据 stream 从 这 jtag/once 端口. 它 是 驱动 在 这 变换-ir 和
变换-dr 控制 states, 和 改变 在 这 下落 边缘 的 tck.
1
TRST
输入
(施密特)
输入, 牵引的
高 内部
测试 重置
—作 一个 输入, 一个 低 信号 在 这个 管脚 提供 一个 重置
信号 至 这 jtag tap 控制. 至 确保 完全 硬件 重置,
TRST应当 是 asserted whenever 重置是 asserted. 这 仅有的
例外 occurs 在 一个 debugging 环境 当 一个 硬件 设备
重置 是 必需的 和 它 是 需要 不 至 重置 这 once/jtag
单元. 在 这个 情况, assert 重置
, 但是 做 不 assert trst.
1
DE
输出 输出
debug 事件
—DE提供 一个 低 脉冲波 在 公认的 debug events.
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