初步的 数据 薄板 e0643e30 (ver. 3.0)
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EDX5116ABSE
管脚 描述
表格 1 summarizes 这 管脚 functionality 的 这 xdr dram
设备. 这 第一 组 的 管脚提供 这 需要 供应
电压. 这些 包含 vdd 和 地 为 这 核心 和 inter-
面向 逻辑, vref 为 接到 输入 信号, 和 vterm 为
驱动 输出 信号.
这 next 组 的 管脚 是 使用 为 高 带宽 记忆
accesses. 这些 包含 dq15..0 和 dqn15..0 为 carrying
读 和 写 数据 信号, rq11..0 为 carrying 要求 sig-
nals, 和 cfm 和 cfmn 为 carrying 定时 信息
使用 用 这 dq, dqn, 和 rq 信号.
这 最终 设置 的 管脚 comprise the 串行 接口 那 是 使用
为 控制 寄存器 accesses. 这些 包含 rst 为 initializing
这 状态 的 这 设备, cmd for carrying command 信号,
sdi, 和 sdo 为 carrying 寄存器 读 数据, 和 sck 为 车-
rying 这 定时 信息 使用 用 这 rst, sdi, sdo, 和
cmd 信号.
表格 1
管脚 描述
信号 i/o 类型 非. 的 管脚 描述
VDD - - 22 供应 电压 为 这 核心 和 接口 逻辑 的 这 设备.
地 - - 24 地面 涉及 为 这 核心 和 接口 逻辑 的 这 设备.
VREF - - 1 逻辑 门槛 涉及 电压 为 rsl 信号.
VTERM - - 4 末端 电压 为 drsl 信号.
dq15..0 i/o
DRSL
一个
16 积极的 数据 信号 那 carry 写 或者 读 数据 至 和 从 这 设备.
dqn15..0 i/o
DRSL
一个
16 负的 数据 信号 那 carry 写或者 读 数据 至 和 从 这 设备.
rq11..0 I
RSL
一个
12 要求 信号 那 carry 控制 一个d 地址 信息 至 这 设备.
CFM I
DIFFCLK
一个
1 时钟 从 主控 — 积极的 接口 时钟 使用 为 接到 rsl 信号, 和
接到 和 transmitting drsl 信号 从 这 频道.
CFMN I
DIFFCLK
一个
1 时钟 从 主控 — 负的 接口时钟 使用 为 接到 rsl 信号,
和 接到 和 transmittingdrsl 信号 从 这 频道.
RST I
RSL
一个
1 重置 输入 — 这个 管脚 是 使用 至 initialize 这 设备.
CMD I
RSL
一个
1 command 输入 — 这个 管脚 carries command, 地址, 和 控制 寄存器 写
数据 在 这 设备.
SCK I
RSL
一个
1 串行 时钟 输入 —时钟 源 使用 为 读 从 和 writing 至 这 con-
trol 寄存器.
SDI I
RSL
一个
1 串行 数据 输入 — 这个 管脚 carries control 寄存器 读 数据 通过 这 设备.
这个 管脚 是 也 使用 至 initialize 这 设备.
SDO O
CMOS
一个
1 串行 数据 输出 — 这个 pin carries 控制 寄存器 read 数据 从 这 设备.
这个 管脚 是 也 使用 至 initialize 这 设备.
RSRV - - 2 保留 管脚 — follow rambus xdr system 设计 指导原则 为 连接
rsrv 管脚
总的 管脚 计数 每 包装 104
一个. 所有 dq 和 cfm 信号 是 high-真实; 低 电压 是 逻辑 0 和 高 电压 是 逻辑 1.
所有 dqn, cfmn, rq, rsl, 和 cmos signals 是 低-真实; 高 电压 是 逻辑 0 和 低 电压 是 逻辑 1.
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