adsp-bf561初步的 技术的 数据
rev. prc | 页 9 的 52 | april 2004
串行 端口 (sports)
这 adsp-bf561 包含 二 双-频道 同步的
串行 端口 (sport0 和 sport1) 为 串行 和 multiproces-
sor communications. 这 sports 支持 这 下列的
特性:
•I
2
s 有能力 运作.
• 双向的 运作 – 各自 sport 有 二 sets 的 inde-
pendent transmit 和 receive 管脚, enabling 第八 途径
的 i
2
s 立体的 音频的.
• 缓冲 (8-深的) transmit 一个d receive 端口 – 各自 端口
有 一个 数据 寄存器 为 transferring 数据 words 至 和 从
其它 dsp 组件 和 变换寄存器 为 shifting 数据
在 和 输出 的 这 数据 寄存器.
• clocking – 各自 transmit 和 receive 端口 能也 使用 一个
外部 串行 时钟 或者 发生 它的 自己的, 在 发生率
ranging 从 (f
SCLK
/131,070) hz 至 (f
SCLK
/2) hz.
• 文字 长度 – 各自 sport 支持 串行 数据 words
从 3 至 32 位 在 长度, transferred 大多数-重大的-位
第一 或者 least-重大的-位 第一.
• framing – 各自 transmit 和 receive 端口 能 run 和 或者
没有 框架 同步 信号 为各自 数据 文字. 框架 同步
信号 能 是 发生 内部 或者 externally, 起作用的 高
或者 低, 和 和 也 的 two pulsewidths 和 early 或者 late
框架 同步.
• companding 在 硬件 – 各自 sport 能 执行
一个-law 或者 µ-law companding符合 至 itu recommen-
dation g.711. companding 能 是选择 在 这 transmit
和/或者 receive 频道 的 这 sport 没有 额外的
latencies.
• dma operations with single-循环 overhead – 各自 sporT
能 automatically receive 和 transmit 多样的 缓存区 的
记忆 数据. 这 dsp 能 link 或者 chain sequences 的
dma transfers 在 一个 sport 和 记忆.
• 中断 – 各自 transmit 和 receive 端口 发生 一个
中断 在之上 完成 这 转移 的 一个 数据 文字 或者
之后 transferring 一个 全部 数据 缓存区 或者 缓存区 通过
dma.
• multichannel 能力 –各自 sport 支持 128 chan-
nels 输出 的 一个 1024-频道 window 和 是 兼容 和
这 h.100, h.110, mvip-90, 和 hmvip standards.
串行 附带的 接口 (spi) 端口
这 adsp-bf561 有 一个 spi-竞赛atible 端口 那 使能 这
处理器 至 communicate 和 多样的 spi-兼容
设备.
这 spi 接口 使用 三 管脚 为 transferring 数据: 二 数据
管脚 (主控 输出-从动装置 输入, mosix, 和 主控 input-
从动装置 输出, miso) 和 一个 时钟 管脚 (串行 时钟, sck). 一个
spi 碎片 选择 输入 管脚 (spiss
) let 其它 spi 设备 选择 这
dsp, 和 七 spi 碎片 选择 输出 管脚 (spisel7–1) let 这
dsp 选择 其它 spi 设备. the spi 选择 管脚 是 reconfig-
ured 可编程序的 标记 管脚.使用 这些 管脚, 这 spi 端口
提供 一个 全部 duplex, synchronous 串行 接口, 这个 sup-
端口 两个都 主控 和 从动装置 模式 和 multimaster
环境.
各自 spi 端口’s 波特 比率 和 时钟 阶段/polarities 是 pro-
grammable (看 spi 时钟 比率等式), 和各自 有 一个
整体的 dma controller, configurable 至 支持 transmit 或者
receive 数据 streams. 这 spi’s dma 控制 能 仅有的 维护
unidirectional accesses 在 任何 给 时间.
在 transfers, 这 spi 端口s 同时发生地transmit 和
receive 用 serially shifting 数据 在 和 输出 在 它们的 二 串行
数据 线条. 这 串行 时钟 线条synchronizes 这 shifting 和
抽样 的 数据 在 这 二 串行 数据 线条.
uart porT
这 adsp-bf561 提供 一个 全部duplex 普遍的 asynchro-
nous 接受者/传输者 (uart) 端口 (uart0 和
uart1) 全部地 兼容 和 pc-标准 uarts. 这 uart
端口 提供 一个 simplified uart接口 至 其它 peripherals
或者 hosts, 支承的 全部 duplex, dma supported, 异步的
transfers 的 串行 数据. 各自 uart 端口 包含 支持 为 5
至 8 数据 位; 1 或者 2 停止 位; 一个d 毫无, 甚至, 或者 odd parity. 这
uart 端口 支持 二 模式 的 运作, 作 跟随:
• pio (编写程序 i/o) – 这处理器 发送 或者 receives
数据 用 writing 或者 reading i/o-编排 uatx 或者 uarx
寄存器, 各自. 这 数据是 翻倍-缓冲 在 两个都
transmit 和 receive.
• dma (直接 记忆 access) – 这 dma 控制
transfers 两个都 transmit 和 receive 数据. 这个 减少 这
号码 和 频率 的 中断 必需的 至 转移
数据 至 和 从 记忆. each uart 有 二 专心致志的
dma 途径, 一个 为 transmit 和 一个 为 receive. 这些
dma 途径 有 更小的 priority 比 大多数 dma chan-
nels 因为 的 它们的 相当地 低 维护 比率.
各自 uart 端口’s 波特 比率 (看 uart 时钟 比率 等式),
串行 数据 format, 错误 代号一代 和 状态, 和 inter-
rupts 是 可编程序的. 在 这 uart 时钟 比率 等式, 这
divisor (d) 能 是 1 至 65536.
这 uart 可编程序的特性 包含:
• 支承的 位 比率 ranging 从 (f
SCLK
/ 1048576) 至
(f
SCLK
/16) 位 每 第二.
• 支承的 数据 formats 从 7 to12 位 每 框架.
• 两个都 transmit 和 receive 行动 能 是 配置 至
发生 maskable 中断 至 这 处理器.
在 conjunction 和 这 一般-目的 计时器 功能, 自动-
波特 发现 是 supported.
spi 时钟 比率
f
SCLK
2
SPIBAUD
×
-----------------------------------=
uart 时钟 比率
f
SCLK
16
D
×
----------------=
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