24c01a/02a/04a
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1996 微芯 技术 公司
图示 9-3: sequential 读
P
总线 activity
主控
sda 线条
总线 activity
S
T
O
P
控制
字节
一个
C
K
N
O
一个
C
K
数据 n 数据 n + 1 数据 n + 2 数据 n + x
一个
C
K
一个
C
K
一个
C
K
10.0 管脚 描述
10.1 a0, a1, a2 碎片 地址 输入
这 水平 在 这些 输入 是 对照的 和 这 cor-
responding 位 在 这 从动装置 地址. 这 碎片 是
选择 如果 这 对比 是 真实. 为 24c04 a0 是 非
函数.
向上 至 第八 24c01a/02a's 或者 向上 至 四 24c04a's 能
是 连接 至 这 总线.
这些 输入 必须 是 连接 至 也 v
SS
或者 v
CC
.
10.2 SD一个 串行 地址/数据 输入/输出
这个 是 一个 双向的 管脚 使用 至 转移 地址
和 数据 在 和 数据 输出 的 这 设备. 它 是 一个 打开
流 终端, 因此 这 sda 总线 需要 一个 拉-向上
电阻 至 v
CC
(典型 10k
Ω
).
为 正常的 数据 转移, sda 是 允许 至 改变 仅有的
在 scl 低. 改变 在 scl 高 是
保留 为 表明 这 开始 和 停止 condi-
tions.
10.3 scl 串行 时钟
这个 输入 是 使用 至 同步 这 数据 转移 从
和 至 这 设备.
10.4 wp 写 保护
这个 管脚 必须 是 连接 至 也 v
CC
或者 v
SS
为
24c02a 或者 24c04a. 它 有 非 效应 在 24c01a.
如果 系 至 v
CC
, 程序 行动 面向 这 upper
记忆 块 将 不 是 executed. 读 行动
是 可能.
如果 系 至 v
SS
, 正常的 记忆 运作 是 使能
(读/写 这 全部 记忆).
这个 特性 准许 这 用户 至 assign 这 upper half 的
这 记忆 作 只读存储器 这个 能 是 保护 相反
意外的 程序编制. 当 写 是 无能, 从动装置
地址 和 文字 地址 将 是 acknowledged 但是
数据 将 不 是 acknowledged.
便条 1:
一个 “page” 是 defined 作 这 最大 num-
ber 的 字节 那 能 是 编写程序 在 一个
单独的 写 循环. 这 24c04a 页 是 8
字节 长; 这 24c01a/02a 页 是 2
字节 长.
便条 2:
一个 “block” 是 defined 作 一个 持续的 范围
的 记忆 和 distinct boundaries. 这
地址 pointer 能 不 交叉 这 bound-
ary 从 一个 块 至 另一. 它 将 如何-
总是, wrap 周围 从 这 终止 的 一个 块
至 这 first location 在 这 一样 块. 这
24c04a 有 二 blocks, 256 字节 各自.
这 24c01a 和 24c02a 各自 有 仅有的
一个 块.
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