2005 二月 01 2
飞利浦 半导体 产品 规格
单独的 d-类型 flip-flop 和 设置 和
重置; 积极的 边缘 触发
74LVC1G74
特性
•
宽 供应 电压 范围 从 1.65 V 至 5.5 V
•
5 v tolerant 输入 为 接合 和 5 v 逻辑
•
高 噪音 免除
•
遵守 和 电子元件工业联合会 标准:
– jesd8-7 (1.65 v 至 1.95 v)
– jesd8-5 (2.3 V 至 2.7 v)
– jesd8b/jesd36 (2.7 V 至 3.6 v).
•±
24 毫安 输出 驱动 (v
CC
= 3.0 v)
•
静电释放 保护:
– hbm eia/jesd22-a114-b 超过 2000 V
– mm eia/jesd22-a115-一个 超过 200 v.
•
cmos 低 电源 消耗量
•
获得-向上 效能 超过 250 毫安
•
直接 接口 和 ttl 水平
•
输入 接受 电压 向上 至 5 V
•
多样的 包装 选项
•
指定 从
−
40
°
C 至 +85
°
C 和
−
40
°
C 至 +125
°
c.
描述
这 74lvc1g74 是 一个 高-效能, 低-电压,
si-门 CMOS 设备, 更好的 至 大多数 先进的 CMOS
兼容 ttl families.
这 74LVC1G74 是 一个 单独的 积极的 边缘 triggered d-类型
flip-flop 和 单独的 数据 (d) 输入, 时钟 (cp) inputs,
设置 (sd) 和 (rd) 输入, 和 complementary q 和 Q
输出.
这个 设备 是 全部地 指定 为 partial 电源 向下
产品 使用 I
止
. 这 I
止
电路系统 使不能运转 这 输出,
阻止 损害的 backflow 电流 通过 这 设备
当 它 是 powered 向下.
这 设置 和 重置 是 异步的 起作用的 低 输入
和 运作 independently 的 这 时钟 输入. 信息
在 这 数据 输入 是 transferred 至 这 q 输出 在 这
低-至-高 转变 的 这 时钟 脉冲波. 这 d 输入
必须 是 稳固的 一个 设置-向上 时间 较早的 至 这 低-至-高
时钟 转变, 为 predictable 运作.
施密特-触发 action 在 所有 输入 制造 这 电路 高级地
tolerant 至 slower 输入 上升 和 下降 时间.
快 涉及 数据
地 = 0 v; t
amb
=25
°
c; t
r
=t
f
≤
2.5 ns.
注释
1. C
PD
是 使用 至 决定 这 动态 电源 消耗 (p
D
在
µ
w).
P
D
=C
PD
×
V
CC
2
×
f
i
×
N+
Σ
(c
L
×
V
CC
2
×
f
o
) 在哪里:
f
i
= 输入 频率 在 mhz;
f
o
= 输出 频率 在 mhz;
C
L
= 输出 加载 电容 在 pf;
V
CC
= 供应 电压 在 伏特;
N = 号码 的 输入 切换;
Σ
(c
L
×
V
CC
2
×
f
o
) = 总 的 这 输出.
2. 这 情况 是 v
I
= 地 至 v
CC
.
标识 参数 情况 典型 单位
t
PHL
/t
PLH
传播 延迟
cp 至 q, QC
L
= 50 pf; v
CC
= 3.3 V 3.5 ns
sd 至 q, QC
L
= 50 pf; v
CC
= 3.3 V 3.0 ns
rd 至 q, QC
L
= 50 pf; v
CC
= 3.3 V 3.0 ns
f
最大值
最大 时钟 频率 C
L
= 50 pf; v
CC
= 3.3 V 280 MHz
C
I
输入 电容 4.0 pF
C
PD
电源 消耗 电容 V
CC
= 3.3 v; 注释 1 和 2 15 pF
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