AD9762
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14
–
rev. b
I
OUTA
和 i
OUTB
也 有 一个 负的 和 积极的 电压
遵从 范围 那 必须 是 adhered 至 在 顺序 至 达到
最佳的 效能. 这 负的 输出 遵从 范围
的 –1.0 v 是 设置 用 这 损坏 限制 的 这 cmos 处理.
运作 在之外 这个 最大 限制 将 结果 在 一个 破裂-
向下 的 这 输出 平台 和 影响 这 可靠性 的 这 ad9762.
这 积极的 输出 遵从 范围 是 slightly 依赖
在 这 全部-规模 输出 电流, i
OUTFS
. 它 degrades slightly
从 它的 名义上的 1.25 v 为 一个 i
OUTFS
= 20 毫安 至 1.00 v 为 一个
I
OUTFS
= 2 毫安. 这 最佳的 扭曲量 效能 为 一个
单独的-结束 或者 差别的 输出 是 达到 当 这 最大
全部-规模 信号 在 i
OUTA
和 i
OUTB
做 不 超过 0.5 v.
产品 需要 这 ad9762’s 输出 (i.e., v
OUTA
和/
或者 v
OUTB
) 至 扩展 它的 输出 遵从 范围 应当 大小
R
加载
accordingly. 运作 在之外 这个 遵从 范围
将 反而 影响 这 ad9762’s 线性 效能 和
subsequently 降级 它的 扭曲量 效能.
数字的 输入
这 ad9762’s 数字的 输入 组成 的 12 数据 输入 管脚 和 一个
时钟 输入 管脚. 这 12-位 并行的 数据 输入 follow 标准
积极的 二进制的 编码 在哪里 db11 是 这 大多数 重大的 位
(msb) 和 db0 是 这 least 重大的 位 (lsb). i
OUTA
生产
一个 全部-规模 输出 电流 当 所有 数据 位 是 在 逻辑 1.
I
OUTB
生产 一个 complementary 输出 和 这 全部-规模 电流
分割 在 这 二 输出 作 一个 函数 的 这 输入 代号.
这 数字的 接口 是 执行 使用 一个 边缘-triggered
主控 从动装置 获得. 这 dac 输出 是 updated 下列的 这
rising 边缘 的 这 时钟 作 显示 在 图示 1 和 是 设计
至 支持 一个 时钟 比率 作 高 作 125 msps. 这 时钟 能
是 运作 在 任何 职责 循环 那 满足 这 指定 获得
pulsewidth. 这 设置-向上 和 支撑 时间 能 也 是 varied 在里面
这 时钟 循环 作 长 作 这 指定 最小 时间 是 符合;
虽然 这 location 的 这些 转变 edges 将 影响 数字的
feedthrough 和 扭曲量 效能.
最好的 效能 是
典型地 达到 当 这 输入 数据 transitions 在 这 下落 边缘
的 一个 50% 职责 循环 时钟
.
这 数字的 输入 是 cmos 兼容 和 逻辑 门槛,
V
门槛
设置 至 大概 half 这 数字的 积极的 供应
(dvdd) 或者
V
门槛
= dvdd
/2 (
±
20%)
这 内部的 数字的 电路系统 的 这 ad9762 是 有能力 的 operating
在 一个 数字的 供应 范围 的 2.7 v 至 5.5 v. 作 一个 结果, 这
数字的 输入 能 也 accommodate ttl 水平 当 dvdd 是
设置 至 accommodate 这 最大 高 水平的 电压 的 这 ttl
驱动器 v
oh(最大值)
. 一个 dvdd 的 3 v 至 3.3 v 将 典型地 确保
恰当的 兼容性 和 大多数 ttl 逻辑 families. 图示 46
显示 这 相等的 数字的 输入 电路 为 这 数据 和 时钟
输入. 这 睡眠 模式 输入 是 类似的 和 这 例外 那
它 包含 一个 起作用的 拉-向下 电路, 因此 ensuring 那 这
ad9762 仍然是 使能 如果 这个 输入 是 left disconnected.
DVDD
数字的
输入
图示 46. 相等的 数字的 输入
自从 这 ad9762 是 有能力 的 正在 updated 向上 至 125 msps,
这 质量 的 这 时钟 和 数据 输入 信号 是 重要的
在 实现 这 最佳的 效能. 这 驱动器 的 这
数字的 数据 接口 电路系统 应当 是 指定 至 满足 这
最小 设置-向上 和 支撑 时间 的 这 ad9762 作 好 作 它的
必需的 最小值/最大值 输入 逻辑 水平的 门槛. 典型地, 这
选择 的 这 slowest 逻辑 家族 那 satisfies 这 在之上
情况 将 结果 在 这 最低 数据 feedthrough 和 噪音.
数字的 信号 paths 应当 是 保持 短的 和 run 长度
matched 至 避免 传播 延迟 mismatch. 这 嵌入 的
一个 低 值 电阻 网络 (i.e., 20
Ω
至 100
Ω
) 在 这
ad9762 数字的 输入 和 驱动器 输出 将 是 helpful 在
减少 任何 overshooting 和 ringing 在 这 数字的 输入 那
contribute 至 数据 feedthrough. 为 变长 run 长度 和 高
数据 更新 比率, strip 线条 技巧 和 恰当的 末端
电阻器 应当 是 考虑 至 维持 “clean” 数字的
输入. 也, 运行 这 ad9762 和 减少 逻辑 swings
和 一个 相应的 数字的 供应 (dvdd) 将 也 减少
数据 feedthrough.
这 外部 时钟 驱动器 电路系统 应当 提供 这 ad9762
和 一个 低 jitter 时钟 输入 meeting 这 最小值/最大值 逻辑 水平
当 供应 快 edges. 快 时钟 edges 将 帮助 降低
任何 jitter 那 将 manifest 它自己 作 阶段 噪音 在 一个 recon-
structed 波形. 因此, 这 时钟 输入 应当 是 驱动 用
这 fastest 逻辑 家族 合适的 为 这 应用.
便条, 这 时钟 输入 可以 也 是 驱动 通过 一个 sine 波,
这个 是 集中 周围 这 数字的 门槛 (i.e., dvdd/2),
和 满足 这 最小值/最大值 逻辑 门槛. 这个 将 典型地 结果
在 一个 slight 降级 在 这 阶段 噪音, 这个 变为 更多
noticeable 在 高等级的 抽样 比率 和 输出 发生率.
也, 在 高等级的 抽样 比率, 这 20% 容忍 的 这 数字的
逻辑 门槛 应当 是 考虑 自从 它 将 影响 这
有效的 时钟 职责 循环 和 subsequently 截 在 这 必需的
数据 设置-向上 和 支撑 时间.
睡眠 模式 运作
这 ad9762 有 一个 电源-向下 函数 这个 转变 止 这
输出 电流 和 减少 这 供应 电流 至 较少 比
8.5 毫安 在 这 指定 供应 范围 的 2.7 v 至 5.5 v 和
温度 范围. 这个 模式 能 是 使活动 用 应用
一个 逻辑 水平的 “1” 至 这 睡眠 管脚. 这个 数字的 输入 也
包含 一个 起作用的 拉-向下 电路 那 确保 这 ad9762
仍然是 使能 如果 这个 输入 是 left disconnected. 这 睡眠
输入 和 起作用的 拉-向下 需要 <40
µ
一个 的 驱动 电流.
这 电源-向上 和 电源-向下 特性 的 这 ad9762
是 依赖 在之上 这 值 的 这 补偿 电容
连接 至 comp1. 和 一个 名义上的 值 的 0.1
µ
f, 这
ad9762 takes 较少 比 5
µ
s 至 电源 向下 和 大概
3.25 ms 至 电源 后面的 向上. 便条, 这 睡眠 模式 应当 不
是 使用 当 这 外部 控制 放大器 是 使用 作 显示 在
图示 45.
电源 消耗
这 电源 消耗, p
D
, 的 这 ad9762 是 依赖 在
一些 factors 这个 包含: (1) avdd 和 dvdd, 这 电源
供应 电压; (2) i
OUTFS
, 这 全部-规模 电流 输出; (3)
f
时钟
, 这 更新 比率; (4) 和 这 reconstructed 数字的 输入
波形. 这 电源 消耗 是 直接地 均衡的 至 这
相似物 供应 电流, i
AVDD
, 和 这 数字的 供应 电流, i
DVDD
.
I
AVDD
是 直接地 均衡的 至 i
OUTFS
作 显示 在 图示 47
和 是 insensitive 至 f
时钟
.
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