ad7912/ad7922
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管脚 配置 和函数 描述
04351-0-008
V
DD
地
V
IN0
V
IN1
8
7
6
5
DOUT
1
CS
2
SCLK
3
DIN
4
ad7912/
AD7922
8-含铅的 msop
顶 视图
(不 至 规模)
图示 8. 8-含铅的 msop 管脚 配置
04351-0-009
V
IN1
V
IN0
地
V
DD
8
7
6
5
DIN
1
SCLK
2
CS
3
DOUT
4
ad7912/
AD7922
8-含铅的 tsot
顶 视图
(不 至 规模)
图示 9. 8-含铅的 tsot 管脚 配置
表格 5. 管脚 函数 描述
MSOP
管脚 非.
TSOT
管脚 非. Mnemonic 函数
1 4 dout
数据 输出. 逻辑 输出. 这 con版本 结果 从 这 ad7912/ad7922 是 提供 在 这个 输出 作
一个 串行 数据 stream. 这 位 是 clocked out 在 这 下落 边缘 的 这 sclk 信号.
为 这 ad7922, 这 数据 stream 组成 的 二 leading zeros, 这 频道 identifier 位 那 identifies
这个 频道 这 转换 结果 corresponds 至, followed 用 这 模式 位 那 indicates 这
电流 模式 的 运作, followed 用 这 12 bits 的 转换 数据 和 msb 第一.
为 这 ad7912, 这 数据 stream 组成 的 二 leading zeros, 这 频道 identifier 位 那 identifies
这个 频道 这 转换 结果 corresponds 至, followed 用 这 模式 位 那 indicates 这
电流 模式 的 运作, followed 用 这 10 位 的转换 数据 和 msb 第一 和 二 trailing
zeros.
2 3
CS
碎片 选择. 起作用的 低 逻辑 输入. 这个 输入 提供 这 双 函数 的 初始的 conversions 在
这 ad7912/ad7922 和 framing the 串行 数据 转移.
3 2 sclk
串行 时钟. 逻辑 输入. sclk provides 这 串行 时钟 为 accessing 数据 从 这 部分. 这个 时钟
输入 是 也 使用 作 这时钟 源 为 这 ad7912/ad7922’s 转换 处理.
4 1 din
数据 在. 逻辑 输入. 这 频道 至是 转变 是 提供 在 th是 输入 和 是 clocked 在 一个
内部的 寄存器 在 这 下落 边缘 的 sclk.
6, 5 7, 8 V
IN0
, v
IN1
相似物 输入. 这些 二 单独的-结束 相似物 在放 途径 是 多路复用 在 这 在-碎片
追踪-和-支撑 放大器. 这 相似物 输入 频道 至是 转变 是 选择 用 writing 至 这 第三
msb 在 这 din 管脚. 这 输入 范围 是 0 至 v
DD
.
7 6 地
相似物 地面. 地面 reference 要点 为 所有 电路系统 在 这 ad7912/ad7922. 所有 相似物 输入
信号 应当 是 涉及 至 这个 地 电压.
8 5 v
DD
电源 供应 输入. 这 v
DD
范围 为 这 ad7912/ad7922 是 从 2.35 v 至 5.25 v.
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