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表格 5. hip1012eval1 板 组件 listing
组件
DESIGNATOR 组件 名字 组件 描述
generic 板
U1 HIP1012CB intersil 公司, hip1012cb 双 电源 控制
q1, q2 RF1K49156 intersil 公司, 30v, 30m
Ω
, 6.3a 逻辑 水平的 n-频道
场效应晶体管
qxb 和 qxc 不 提供 挂载 areas 为 额外的 8 soic
, dpak 或者 d
2
pak packaged
MOSFETs
R
1
5v sense 电阻 100m
Ω,
1
%,
metal strip 电流 感觉到 电阻
R
2
3.3v/12v sense 电阻 20m
Ω,
1
%,
metal strip 电流 感觉到 电阻
R
3
, r
4
循环 补偿 电阻器 20
Ω
, 电阻 在 序列 和 门 电容. 这个 RC 将 是 需要
至 提供 电流 循环 稳固. 保持 电阻 < 50
Ω
.
R
5
电流 限制 设置 电阻 10k
Ω
, 电流 限制 = ~10
µ
一个 x (r
ILIM
/ r
SENSE
).
R* 分开 电阻 (不 提供, 看 解耦
concerns 在 核心的 items 部分)
增加 电阻 (<50
Ω
) 至 分开 V
DD
从 加载 过往旅客 如果 需要 至
eliminate 随机的 v
DD
低 重置. 截 短的 至 安装.
C
3
, c
4
门 定时 电容 0.01
µ
f, 10
µ
一个 charging I 源 提供 慢 ramp 在 的 n-频道
MOSFETs
C
1
承担 打气 电容 0.1
µ
f, 承担 打气 电容 需要 为 +12v 和 +5v
运作.
C
2
时间-输出 设置 电容 0.047
µ
f, 提供 ~9ms 的 时间-输出 时期 较早的 至 获得 止 在
这个 ioc 能 是 resolved. 这 持续时间 的 电流 限制 时间-输出 (在
秒) = 200k
Ω
x c
TIM
(farads).
C
5
vdd 解耦 电容 0.1
µ
f, 提供 v
DD
解耦
JP1
JP2
JP3
JP4
跳越者 至 配置 PWRON2
跳越者 至 配置 vdd
跳越者 至 配置 承担 打气 cap
跳越者 至 配置 pwron1
看 表格 3 为 跳越者 配置 描述
LED1 pgood 指示信号 lit indicates 一个 故障 情况
W1 不 提供 系 要点 为 专心致志的 +12v hip1012 供应, 使用 在 default
配置
tp1 - tp14 测试 点 为 hip1012 管脚 1 至 管脚 14
p1 - p2 边缘 连接器 fingers modify 边缘 连接器 finger 长度 为 电源 sequencing
加载 板
sw11 和 rl1 5v 高 加载 (7
Ω
) 转变 和 加载 电阻 一双 至 invoke 高 电流 加载 在 5v
sw12 和 rl2 5v 低 加载 (10
Ω
) 转变 和 加载 电阻 一双 至 invoke 低 电流 加载 在 5v
sw13 和 rl3 3.3v 高 加载 (0.8
Ω
) 转变 和 加载 电阻 一双 至 invoke 高 电流 加载 在 3.3v
sw14 和 rl4 3.3v 低 加载 (1.6
Ω
) 转变 和 加载 电阻 一双 至 invoke 低 电流 加载 在 3.3v
led2, led3 加载 “hot” 指示信号 lit indicates n-频道 mosfets 是 在 和 负载 是 hot
总线 板
总线 interconnect 板
hip1012, hip1012a
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