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因此, 这 最小 输入 信号 将 是 -21.66db 在下 全部
规模 (-9.66 -12 为 一个/d backoff). 作 在之前 这 最大
输入 信号 在 这 absence 的 噪音 是 -12db 向下 预定的 至
一个/d backoff.
从 等式 14, 这 增益 relationships 为 最大 和
最小 输入 能 是 写 作 跟随:
最小值 输入 水平的
-6.02db
≥
-21.66 -6.02 - 216.74 + g
AGC
+ g
SHIFTER
+
20*log((40 x 10
6
/32 x 10
3
)
3
)-2.27 (eq. 21)
最大值 输入 水平的
-6.02db
≤
-12 - 6.02 - 216.74 + g
AGC
+ g
SHIFTER
+
20 x log((40 x 10
6
/32 x 10
3
)
3
) -2.27 (eq. 22)
使用 这 upper 和 更小的 限制 建立 在之上, 这 增益 范围
能 是 表示 作,
45.20db < g
AGC
+ g
SHIFTER
< 54.86db. (eq. 23)
使用 等式 2 在 这 previous 例子, 这 shifter 增益 是
决定 至 是 2
7
, 结果 在 一个 AGC 增益 范围 的 3.05db
< g
AGC
<12.72db. (eq. 24)
基本 architectural configurations
详细地 architectural 图解 是 提交 在 计算数量 18
通过 20 为 这 基本 配置, 合并/丢弃 过滤
和 optional 补偿, 3rd 顺序 cic 过滤 和
optional 补偿, 和 Decimating 过滤 绕过. 仅有的 一个
的 这 数据 paths 是 显示 自从 这 处理 在 也 这
inphase 或者 quadrature legs 是 完全同样的. 这些 图解 是
有用的 为 determining 这 throughput pipeline 延迟 或者 这 循环
延迟 的 这 agc 作 所有 这 内部的 寄存器 是 显示.
所有 寄存器 和 这 例外 的 那些 denoted 用 daggers (
†
)
是 使能 每 clk 比率 至 降低 pipeline latency. 这
寄存器 marked 用 daggers 是 使能 在 这 输出 样本
比率 作 必需的 用 这 过滤 运作 执行. 这 循环
过滤 accumulator 在 这 agc 是 使能 once 每 输出
样本, 和 代表 一个 延迟 的 一个 输出 样本. 这
accumulators 在 这 cic 过滤 各自 代表 一个 延迟 的 一个
clk, 但是 它们 是 使能 为 处理 once 每 输入
样本. 在 interpolated 输入 模式 这 accumulators 是
使能 每 clk 自从 这 样本 比率 是 决定 用 这
clk 比率 (看 输入 控制 部分). 在 gated 输入 模式,
这 处理 延迟 的 这 accumulators 是 一个 clk 但是 它们
是 仅有的 使能 once 为 各自 样本 gated 在 这
处理 pipeline. 作 一个 结果, 这 latency 通过 这
accumulators 是 3 clks 相当 比 3 输入 样本 时期
当 配置 作 一个 3rd 顺序 cic 过滤.
HSP50110
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