HX6228
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读 循环
这 内存 是 异步的 在 运作, 准许 这 读
循环 至 是 控制 用 地址, 碎片 选择 (ncs), 或者 碎片
使能 (ce) (谈及 至 读 循环 定时 图解). 至
执行 一个 有效的 读 运作, 两个都 碎片 选择 和 输出
使能 (noe) 必须 是 低 和 碎片 使能 和 写
使能 (nwe) 必须 是 高. 这 输出 驱动器 能 是
控制 independently 用 这 noe 信号. consecutive
读 循环 能 是 executed 和 ncs 使保持 continuously
低, 和 和 ce 使保持 continuously 高, 和 toggling 这
地址.
为 一个 地址 使活动 读 循环, ncs 和 ce 必须 是
有效的 较早的 至 或者 coincident 和 这 activating 地址 边缘
转变(s). 任何 数量 的 toggling 或者 skew 在 ad-
dress 边缘 transitions 是 容许的; 不管怎样, 数据 输出
将 变为 有效的 tavqv 时间 下列的 这 最新的 occurring
地址 边缘 转变. 这 最小 地址 使活动
读 循环 时间 是 tavav. 当 这 内存 是 运作 在 这
最小 地址 使活动 读 循环 时间, 这 数据 输出-
puts 将 仍然是 有效的 在 这 内存 i/o 直到 taxqx 时间
下列的 这 next sequential 地址 转变.
至 控制 一个 读 循环 和 ncs, 所有 地址 和 ce
必须 是 有效的 较早的 至 或者 coincident 和 这 enabling ncs
边缘 转变. 地址 或者 ce 边缘 transitions 能 出现
后来的 比 这 指定 建制 时间 至 ncs, 不管怎样, 这
有效的 数据 进入 时间 将 是 delayed. 任何 地址 边缘
转变, 这个 occurs 在 这 时间 当 ncs 是 低,
将 initiate 一个 新 读 进入, 和 数据 输出 将 不
变为 有效的 直到 tavqv 时间 下列的 这 地址 边缘
转变. 数据 输出 将 enter 一个 高 阻抗 状态
tshqz 时间 下列的 一个 disabling ncs 边缘 转变.
至 控制 一个 读 循环 和 ce, 所有 地址 和 ncs
必须 是 有效的 较早的 至 或者 coincident 和 这 enabling ce
边缘 转变. 地址 或者 ncs 边缘 transitions 能 出现
后来的 比 这 指定 建制 时间 至 ce; 不管怎样, 这
有效的 数据 进入 时间 将 是 delayed. 任何 地址 边缘
转变 这个 occurs 在 这 时间 当 ce 是 高 将
initiate 一个 新 读 进入, 和 数据 输出 将 不
变为 有效的 直到 tavqv 时间 下列的 这 地址 边缘
转变. 数据 输出 将 enter 一个 高 阻抗 状态
telqz 时间 下列的 一个 disabling ce 边缘 转变.
动态 电的 特性
写 循环
这 写 运作 是 同步的 和 遵守 至 这
地址 位, 和 控制 是 governed 用 写 使能
(nwe), 碎片 选择 (ncs), 或者 碎片 使能 (ce) 边缘
transitions (谈及 至 写 循环 定时 图解). 至 每-
表格 一个 写 运作, 两个都 nwe 和 ncs 必须 是 低,
和 ce 必须 是 高. consecutive 写 循环 能 是
执行 和 nwe 或者 ncs 使保持 continuously 低, 或者 ce
使保持 continuously 高. 在 least 一个 的 这 控制 信号
必须 转变 至 这 opposite 状态 在 consecutive
写 行动.
这 写 模式 能 是 控制 通过 三 不同的 控制
信号: nwe, ncs, 和 ce. 所有 三 模式 的 控制 是
类似的 除了 这 ncs 和 ce 控制 模式 的确
使不能运转 这 内存 在 这 写 恢复 脉冲波. 两个都 ce
和 ncs 全部地 使不能运转 这 内存 decode 逻辑 和 输入
缓存区 为 电源 savings. 仅有的 这 nwe 控制 模式
是 显示 在 这 表格 和 图解 在 这 previous 页 为
simplicity; 不管怎样, 各自 模式 的 控制 提供 这
一样 写 循环 定时 特性. 因此, 一些 的 这
参数 names 关联 在下 是 不 显示 在 这
写 循环 表格 或者 图解, 但是 表明 这个 控制 管脚
是 在 控制 作 它 switches 高 或者 低.
至 写 数据 在 这 内存, nwe 和 ncs 必须 是 使保持 低
和 ce 必须 是 使保持 高 为 在 least twlwh/tslsh/
tehel 时间. 任何 数量 的 边缘 skew 在 这
信号 能 是 tolerated, 和 任何 一个 的 这 控制 信号
能 initiate 或者 terminate 这 写 运作. 为 consecu-
tive 写 行动, 写 脉冲 必须 是 separated 用 这
最小 指定 twhwl/tshsl/teleh 时间. 地址
输入 必须 是 有效的 在 least tavwl/tavsl/taveh 时间
在之前 这 enabling nwe/ncs/ce 边缘 转变, 和
必须 仍然是 有效的 在 这 全部 写 时间. 一个 有效的 数据
overlap 的 写 脉冲波 宽度 时间 的 tdvwh/tdvsh/tdvel,
和 一个 地址 有效的 至 终止 的 写 时间 的 tavwh/
tavsh/tavel 也 必须 是 提供 为 在 这 写
运作. 支撑 时间 为 地址 输入 和 数据 输入
和 遵守 至 这 disabling nwe/ncs/ce 边缘 转变
必须 是 一个 最小 的 twhax/tshax/telax 时间 和
twhdx/tshdx/teldx 时间, 各自. 这 最小
写 循环 时间 是 tavav.
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