i960
®
rx i/o 处理器 在 3.3 v
进步 信息
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表格 4. 信号 描述
(薄板 1 的 5)
名字 类型 描述
ad31:0 i/o
s(l)
r(z)
h(z)
p(q)
地址 / 数据 总线
carries 32-位 物理的 地址 和 8-, 16- 或者 32-
位 数据 至 和 从 记忆. 在 一个 地址 (
T
一个
) 循环, 位 2-31 包含
一个 物理的 文字 地址 (位 0-1 表明 大小; 看 在下). 在 一个 数据
(t
d
) 循环, 读 或者 写 数据 是 呈现 在 一个 或者 更多 相接的 字节,
comprising ad31:24, ad23:16, ad15:8 和 ad7:0. 在 写 operations,
unused 信号 是 驱动 至 determinate 值.
大小
, 这个 comprises 位 0-1 的 这 ad 线条 在 一个
T
一个
循环, specifies
这 号码 的 数据 transfers 在 这 总线 transaction 在 这 local 总线.
当 这 dma 或者 atus initiate 数据 transfers, 转移 大小 显示 在下 是
不
有效的.
AD1 AD0 总线 transfers
0 0 1 转移
0 1 2 transfers
1 0 3 transfers
1 1 4 transfers
当 这 80960rx enters halt 模式 和 这 previous 总线 运作 是:
• 写 — ad31:2 是 驱动 和 这 last 数据 值 在 这 ad 总线.
• 读 — ad31:2 是 驱动 和 这 last 地址 值 在 这 ad 总线.
典型地, ad1:0 反映 这 大小 信息 的 这 last 总线 transaction
(也 操作指南 fetch 或者 加载/store) 那 是 executed 在之前 进去 halt
模式.
ADS# O
r(1)
h(z)
p(1)
地址 strobe
indicates 一个 有效的 地址 和 这 开始 的 一个 新 总线
进入. 这 处理器 asserts ads# 为 这 全部
T
一个
循环. 外部 总线
控制 逻辑 典型地 样本 ads# 在 这 终止 的 这 循环.
ALE O
r(0)
h(z)
p(0)
地址 获得 使能
indicates 这 转移 的 一个 物理的 地址.
ale 是 asserted 在 一个
T
一个
循环 和 deasserted 在之前 这 beginning 的 这
T
d
状态. 它 是 起作用的 高 和 floats 至 一个 高 阻抗 状态 在 一个 支撑
循环 (t
h
).
BLAST# O
h(z)
p(1)
burst last
indicates 这 last 转移 在 一个 总线 进入. blast# 是
asserted 在 这 last 数据 转移 的 burst 和 非-burst accesses. blast#
仍然是 起作用的 当 wait states 是 发现 通过 这 lrdyrcv# 或者
rdyrcv# 信号 在 这 记忆 控制. blast# 变为 inactive 之后
这 最终 数据 转移 在 一个 总线 循环. blast# 有 一个 弱 内部的 pullup
这个 是 起作用的 在 重置 至 确保 正常的 运作 当 这 信号 是
不 连接.
0 = last 数据 转移
1 = 不 这 last 数据 转移
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