外部 涉及 来源
一个 外部 频率 源 将 是 使用 作 这 涉及 为
这 vclk 和 mclk plls. 至 执行 这个, simply con-
nect 这 涉及 频率 源 至 这 xtal1 管脚 的 这
ics2572. 为 最好的 结果, insure 那 这 时钟 edges 是 作
clean 和 快 作 可能 和 那 这 输入 电压 门槛
是 不 violated.
电源 供应
这 ics2572 有 二 vss 管脚 至 减少 这 影响 的 包装
电感. 两个都 管脚 是 连接 至 这 一样 潜在的 在
这 消逝 (这 地面 总线). 两个都 的 这些 管脚 应当 连接
至 这 地面 平面 的 这 video 板 作 关闭 至 这 包装
作 是 可能.
这 ics2572 有 一个 vdd 管脚 这个 是 这 供应 的 +5 volt
电源 至 所有 输出 stages. 这个 管脚 应当 是 连接 至 这
电源 平面 (或者 总线) 使用 标准 高-频率 decou-
pling 实践. 那 是, 使用 低-电容 应当 有 低
序列 电感 和 是 挂载 关闭 至 这 ics2572.
这 vaa 管脚 是 这 电源 供应 为 这 synthesizer 电路系统
和 其它 更小的 电流 数字的 功能. 我们 推荐 那
rc 解耦 或者 齐纳 规章制度 是 提供 为 这个 管脚 (作
显示 在 这 推荐 应用 电路系统). 这个 将
准许 这 pll 至 “track” 通过 电源 供应 fluctuations
没有 visible 影响.
ICS2572
e-100
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