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低 至 高 输入 转变 电压. 作 长 作 这 斜度 的
这
RES输入 电压 仍然是 在 这 一样 方向 (increas-
ing 或者 减少) 周围 这
RES输入 转变 电压, 这
重置 输出 将 制造 一个 单独的 转变.
准备好 运作
这 82c284 accepts 二 准备好 来源 为 这 系统 准备好
信号 这个 terminates 这 电流 总线 循环. 也 一个 synchro-
nous (
SRDy) 或者 异步的 准备好 (ARDy) 源 将 是
使用. 各自 准备好 输入 有 一个 使能 (
SRDyen 和
ARDyen) 为selecting 这 类型 的 准备好 源 必需的 至 ter-
minate 这 电流 总线 循环. 一个 地址 解码器 将 也不-
mally 选择 一个 的 这 使能 输入.
读y 是 使能 (低), 如果 也 SRDy + srdyen = 0 或者
ARDy + ARDyen = 0 当 抽样 用 这 82c284 读Y
一代 逻辑.
读y 将 仍然是 起作用的 为 在 least 二 clk
循环.
这
读y 输出 有 一个 打开-流 驱动器 准许 其它
准备好 电路 至 是 连线的 和 它, 作 显示 在 图示 4. 这
读y 信号 的 一个 80c286 系统 需要 一个 外部
拉-向上 电阻. 至 强迫 这
准备好 信号 inactive (高)
在 这 开始 的 一个 总线 循环, 这
准备好 输出 floats 当
也
s1 或者 s0 是 抽样 低 在 这 下落 边缘 的 clk.
二 系统 时钟 时期 是 允许 为 这 拉-向上 电阻
至 拉 这
准备好 信号 至 v
lH
. 当 重置 是 起作用的,
读y 是 强迫 起作用的 一个 clk 后来的 (看 波形).
图示 5 illustrates 这 运作 的
srdy 和 srdyen.
这些 输入 是 抽样 在 这 下落 边缘 的 clk 当
s1 和 s0 是 inactive 和 pclk 是 高. 准备好 是 强迫
起作用的 当 两个都
srdy 和 srdyen 是 抽样 作 低.
图示 6 显示 这 运作 的
ardy 和 ardyen 这些
输入 是 抽样 用 一个 内部的 synchronizer 在 各自 下降-
ing 边缘 的 clk. 这 输出 的 这 synchronizer 是 然后 sam-
pled 当 pclk 是 高. 如果 这 synchronizer resolved 两个都
这
ARDy 和 ardyen 作 起作用的, 这 srdy 和 SRDYEN
输入 是 ignored. 也
ARDy 或者 ARDyen 必须 是 高
在 这 终止 的 t
S
, 因此, 在 least 一个 wait 状态 是 必需的
当 使用 这
ardy 和 ardyen 输入 作 一个 基准 为
generating
读y.
读y 仍然是 起作用的 直到 也 s1 或者 s0 是 抽样
低, 或者 这 准备好 输入 是 抽样 作 inactive.
1N914
10k
Ω
V
CC
图示 3. 典型 rc res 定时 电路
10
µ
F
11
82C284
RES
+
47
Ω
C1
7
8
X1
X2
f/c
82C284
CLK
准备好
V
CC
CLK
80C286
cpu 或者
支持
组件
准备好
6
10
4
18
V
CC
解耦
电容
图示 4. 推荐 结晶 和 准备好
情况
V
CC
82C284
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