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函数的 描述
振荡器
这 振荡器 电路 的 这 82c84a 是 设计 primarily 为
使用 和 一个 外部 并行的 resonant, 基本的 模式
结晶 从 这个 这 基本 运行 频率 是 获得.
这 结晶 频率 应当 是 选择 在 三 时间 这
必需的 cpu 时钟. x1 和 x2 是 这 二 结晶 输入
结晶 连接. 为 这 大多数 稳固的 运作 的 这
振荡器 (osc) 输出 电路, 二 电容 (c1 = c2) 作
显示 在 这 波形 figures 是 推荐. 这 输出-
放 的 这 振荡器 是 缓冲 和 brought 输出 在 osc 所以
那 其它 系统 定时 信号 能 是 获得 从 这个 sta-
ble, 结晶-控制 源.
电容 c1, c2 是 选择 此类 那 它们的 联合的
电容
matches 这 加载 电容 作 specified 用 这 结晶
生产者. 这个 确保 运作 在里面 这 频率
容忍 specified 用 这 结晶 生产者.
时钟 发生器
这 时钟 发生器 组成 的 一个 同步的 分隔-用-
三 计数器 和 一个 特定的 clear 输入 那 inhibits 这
counting. 这个 clear 输入 (csync) 准许 这 输出 时钟
至 是 同步 和 一个 外部 事件 (此类 作 另一
82c84a 时钟). 它 是 需要 至 同步 这 csync
输入 至 这 efi 时钟 外部 至 这 82c84a. 这个 是 accom-
plished 和 二 flip-flops. (看 图示 1). 这 计数器 输出-
放 是 一个 33% 职责 循环 时钟 在 一个-第三 这 输入
频率.
便条: 这 f/c 输入 是 一个 strapping 管脚 那 选择 也 这 结晶
振荡器 或者 这 efi 输入 作 这 时钟 为 这
÷
3 计数器. 如果
这 efi 输入 是 选择 作 这 时钟 源, 这 振荡器
部分 能 是 使用 independently 为 另一 时钟 源.
输出 是 带去 从 osc.
时钟 输出
这 clk 输出 是 一个 33% 职责 循环 时钟 驱动器 设计 至
驱动 这 80c86, 80c88 processors 直接地. pclk 是 一个 periph-
eral 时钟 信号 谁的 输出 频率 是 1/2 那 的 clk.
pclk 有 一个 50% 职责 循环.
重置 逻辑
这 重置 逻辑 提供 一个 施密特 触发 输入 (res) 和 一个
同步 flip-flop 至 发生 这 重置 定时. 这 重置
信号 是 同步 至 这 下落 边缘 的 clk. 一个 简单的 rc
网络 能 是 使用 至 提供 电源-在 重置 用 utilizing 这个
函数 的 这 82c84a.
准备好 同步
二 准备好 输入 (rdy1, rdy2) 是 提供 至 accommo-
日期 二 系统 busses. 各自 输入 有 一个 qualifier (
aen1 和
aen2, 各自). 这 aen 信号 validate 它们的 各自的
rdy 信号. 如果 一个 multi-主控 系统 是 不 正在 使用 这
aen 管脚 应当 是 系 低.
同步 是 必需的 为 所有 异步的 起作用的-going
edges 的 也 rdy 输入 至 保证 那 这 rdy 建制
和 支撑 时间 是 符合. inactive-going edges 的 rdy 在 也不-
mally 准备好 系统 做 不 需要 同步 但是 必须
satisfy rdy 建制 和 支撑 作 一个 matter 的 恰当的 系统
设计.
这
async 输入 defines 二 模式 的 准备好 synchroniza-
tion 运作.
当 async 是 低, 二 stages 的 同步 是 pro-
vided 为 起作用的 准备好 输入 信号. 积极的-going asynchro-
nous 准备好 输入 将 first 是 同步 至 flip-flop 一个 的
这 rising 边缘 的 clk (需要 一个 建制 时间 tr1vch) 和
这 同步 至 flip-flop 二 在 这 next 下落 边缘 的
clk, 之后 这个 时间 这 准备好 输出 将 go 起作用的 (高).
负的-going 异步的 准备好 输入 将 是 synchro-
nized 直接地 至 flip-flop 二 在 这 下落 边缘 的 clk, 之后
这个 这 准备好 输出 将 go inactive. 这个 模式 的 opera-
tion 是 将 为 使用 用 异步的 (正常情况下 不 准备好)
设备 在 这 系统 这个 不能 是 有保证的 用 设计
至 满足 这 必需的 rdy 建制 定时, tr1vcl, 在 各自 总线
循环.
当
async 是 高 或者 left 打开, 这 first 准备好 flip-flop 是
绕过 在 这 准备好 同步 逻辑. 准备好 输入
是 同步 用 flip-flop 二 在 这 下落 边缘 的 clk
在之前 它们 是 提交 至 这 处理器. 这个 模式 是 avail-
能 为 同步的 设备 那 能 是 有保证的 至 满足
这 必需的 rdy 建制 时间.
async 能 是 changed 在 每 总线 循环 至 选择 这
适合的 模式 的 同步 为 各自 设备 在 这
系统.
表格 1. 结晶 规格
参数 典型 结晶 规格
频率 2.4 - 25mhz, 基本的, “at” 截
类型 的 运作 并行的
unwanted 模式 6db (最小)
加载 电容 18 - 32pf
ct =
c1 x c2
c1 + c2
----------------------
(包含 偏离 电容)
EFI
EFI
82C84A
CSYNC
(至 其它 82c84as)
时钟
同步
DQ
>
D
Q
>
图示 1. csync 同步
便条: 如果 efi 输入 是 使用, 然后 结晶 输入 x1 必须 是 系 至 v
CC
或者 地 和 x2 应当 是 left 打开. 如果 这 结晶 输入 是 使用,
然后 efi 应当 是 系 至 v
CC
或者 地.
82C84A
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