ad8400/ad8402/ad8403
–14–
rev. b
表格 ii. 输入 逻辑 控制 真实 表格
CLK
CS RS SHDN
寄存器 activity
L L H H 非 sr 效应, 使能 sdo 管脚.
P L H H 变换 一个 位 在 从 这 sdi 管脚.
这 tenth 先前 entered 位 是
shifted 输出 的 这 sdo 管脚.
X P H H 加载 sr 数据 在 rdac 获得
为基础 在 a1, a0 decode(表格 iii).
X H H H 非 运作.
X X L H sets 所有 rdac latches 至 midscale,
wiper 集中, 和 sdo 获得
cleared.
X H P H latches 所有 rdac latches 至 80
H
.
X H H L 打开 电路 所有 电阻
a–terminals, connects w 至 b,
转变 止 sdo 输出 晶体管.
便条: p = 积极的 边缘, x = don’t 小心, sr = 变换 register.
这 串行 数据-输出 (sdo) 管脚 包含 一个 打开 流 n-
频道 场效应晶体管. 这个 输出 需要 一个 拉-向上 电阻 在 顺序 至
转移 数据 至 这 next 包装’s sdi 管脚. 这 拉-向上 电阻
末端 电压 将 是 大 比 这 v
DD
供应 (但是 较少
比 最大值 v
DD
的 +8 v) 的 这 ad8403 sdo 输出 设备,
e.g., 这 ad8403 可以 运作 在 v
DD
= 3.3 v 和 这 拉-向上
为 接口 至 这 next 设备 可以 是 设置 在 +5 v. 这个准许
为 daisy chaining several rdacs 从 一个 单独的 处理器 串行
数据 线条. 这 时钟 时期 needs 至 是 增加 当 使用 一个
拉-向上 电阻 至 这 sdi 管脚 的 这 下列的 设备 在 这
序列. 电容的 加载 在 这 daisy chain node sdo–sdi
在 设备 必须 是 accounted 为 至 successfully 转移
数据. 当 daisy chaining 是 使用, 这
CS
应当 是 保持 低
直到 所有 这 位 的 每 包装 是 clocked 在 它们的 respec-
tive 串行 寄存器 insuring 那 这 地址 位 和 数据 位
是 在 这 恰当的 解码 location. 这个 将 需要 20 位
的 地址 和 数据 complying 至 这 文字 format 提供 在
表格 i 如果 二 ad8403 四-频道 rdacs 是 daisy chained.
便条, 仅有的 这 ad8403 有 一个 sdo 管脚. 在 关闭
SHDN
这 sdo 输出 管脚 是 强迫 至 这 止 (逻辑 高 状态)
至 使不能运转 电源 消耗 在 这 拉 向上 电阻. 看 图示 40
为 相等的 sdo 输出 电路 图式.
这 数据 建制 和 数据 支撑 时间 在 这 规格 表格 de-
termine 这 数据 有效的 时间 (所需的)东西. 这 last 10 位 的 这
数据 文字 entered 在 这 串行 寄存器 是 使保持 当
CS
re-
转变 高. 在 这 一样 时间
CS
变得 高 它 门 这 地址
解码器, 这个 使能 一个 的 这 二 (ad8402) 或者 四
(ad8403)积极的 边缘 triggered rdac latches. 看 图示 39
detail 和 表格 iii 地址 decode 表格.
表格 iii. 地址 decode 表格
A1 A0 获得 解码
0 0 RDAC#1
0 1 RDAC#2
1 0 rdac#3 ad8403 仅有的
1 1 rdac#4 ad8403 仅有的
地址
DECODE
rdac 1
rdac 2
rdac 4
串行
寄存器
AD8403
SDI
CLK
CS
图示 39. 相等的 输入 控制 逻辑
这 目标 rdac 获得 是 承载 和 这 last 第八 位 的 这
串行 数据 文字 完成 一个 dac 更新. 在 这 情况 的 这
ad8403 四 独立的 10-位 数据 words 必须 是 clocked 在 至
改变 所有 四 vr settings.
串行
寄存器
SDI
CK
RS
DQ
SHDN
CS
CLK
RS
SDO
图示 40. detail sdo 输出 图式 的 这 ad8403
所有 数字的 管脚 是 保护 和 一个 序列 输入 电阻 和 par-
allel 齐纳 静电释放 结构 显示 在 图示 41a. 这个 结构
应用 至 数字的 管脚
CS
, sdi, sdo,
RS
,
SHDN
, clk. 这
数字的 输入 静电释放 保护 准许 为 mixed 电源 供应
产品 在哪里 +5 v cmos 逻辑 能 是 使用 至 驱动 一个
ad8400/ad8402 或者 ad8403 运行 从 一个 +3 v 电源 sup-
ply. 这 相似物 管脚 一个, b, w 是 保护 和 一个 20
Ω
序列
电阻 和 并行的 齐纳, 看 图示 41b.
1k
Ω
数字的
管脚
逻辑
图示 41a. 相等的 静电释放 保护 电路
20
Ω
一个, b, w
图示 41b. 相等的 静电释放 保护 电路 (相似物
管脚)
C
W
120pF
一个
B
C
一个
C
B
W
C
一个
= 90.4pf · ( ) + 30pf
DW
256
RDAC
10k
Ω
C
B
= 90.4pf · (1 – ) + 30pf
DW
256
图示 42. rdac 电路 simulation 模型 为 rdac =
10 k
Ω
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