8 Am79C873
初步的
管脚 描述
mii 接口
tx_er/txd4
transmit 错误 输入
在 100 mbps 模式, 如果 这个 信号 是 asserted 高 和
tx_en 是 起作用的, 这 halt 标识 是 substituted 为 这
真实的 数据 nibble. 在 10 mbps 模式, 这个 输入
是 ignored.
在 绕过 模式 (bp4b5b 或者 bpalign), tx_er 是-
comes 这 txd4 管脚, 这 fifth txd 数据 位.
txd[3:0]
transmit 数据 输入
这些 是 这 transmit 数据 输入 管脚 为 nibble
数据 从 这 mii 在 100 mbps 或者 10 mbps nibble
模式 (25 mhz
为 100 mbps 模式, 2.5 mhz 为 10
mbps nibble 模式).
在 10 mbps 串行 模式, 这 txd0 管脚 是 使用 作 这
串行 数据 输入 管脚. txd[3:1] 是 ignored.
tx_en
transmit 使能 输入
起作用的 高 输入 indicates 这 存在 的 有效的 nib-
ble 数据 在 txd[3:0] 为 两个都 100 mbps 或者 10 mbps
nibble 模式.
在 10 mbps 串行 模式, 起作用的 高 indicates 这 pres-
ence 的 有效的 10 mbps 数据 在 txd0.
tx_clk
transmit 时钟 输出/z
1
这个 管脚 提供 这 transmit 时钟 输出 从 这
netphy-1 deviceas 跟随:
- 25 mhz nibble transmit 时钟 获得 从 trans-
mit 阶段 锁 循环 (tx pll) 在 100base-tx
模式
- 2.5 mhz transmit 时钟 在 10base-t nibble 模式
- 10 mhz transmit 时钟 在 10base-t 串行 模式
MDC
管理 数据 时钟 输入
这个 管脚 是 这 同步的 时钟 至 这 mdio manage-
ment 数据 输入/输出 串行 接口 这个 是 asyn-
chronous 至 transmit 和 receive clocks. 这 最大
时钟 比率 是 2.5 mhz.
MDIO
管理 数据 i/o 输入/输出
这个 管脚 是 这 双向的 管理 操作指南/
数据 信号 那 将 是 驱动 用 这 station manage-
ment entity 或者 这 phy. 这个 管脚 需要 一个 1.5 k
Ω
拉-
向上 电阻.
rxd[3:0]
receive 数据 输出/z
1
nibble 宽 receive 数据 (同步的 至 rx_clk - 25
mhz 为 100base-tx 模式, 2.5 mhz 为 10base-t
nibble 模式). 数据 是 驱动 在 这 下落 边缘 的
rx_clk.
在 10 mbps 串行 模式, 这 rxd0 管脚 是 使用 作 这
数据 输出 管脚. rxd[3:1] 是 ignored.
rx_clk
receive 时钟 输出/z
1
提供 这 recovered receive 时钟 为 不同的
模式 的 运作:
- 25 mhz nibble 时钟 在 100 mbps 模式
- 2.5 mhz nibble 时钟 在 10 mbps nibble 模式
- 10 mhz receive 时钟 在 10 mbps 串行 模式
CRS
运输车 sense 输出/z
1
这个 管脚 是 asserted 高 至 表明 这 存在 的
运输车 预定的 至 receive 或者 transmit activities 在 10base-
t 或者 100base-tx half duplex 模式.
在 repeater, 当 全部 duplex 或者 loopback 模式 是 一个
逻辑 1, 它 indicates 这 存在 的 运输车 预定的 仅有的 至
receive activity.
COL
collision 发现 输出/z
1
这个 管脚 是 asserted 高 至 表明 发现 的 colli-
sion 情况 在 10 mbps 和 100 mbps half duplex-
模式. 在 10base-t half duplex 模式 和 heartbeat
设置 起作用的 (位 13, 寄存器 18h), 它 是 也 asserted 为 一个
持续时间 的 大概 1ms 在 这 终止 的 transmis-
sion 至 表明 heartbeat. 在 全部 duplex 模式, 这个
信号 是 总是 逻辑 0. 那里 是 非 heartbeat 函数
在 全部 duplex 模式.
rx_dv
receive 数据 有效的 输出/z
1
这个 管脚 是 asserted 高 至 表明 那 有效的 数据 是
呈现 在 rxd[3:0].
rx_er/rxd4
receive 错误 输出/z
1
这个 管脚 是 asserted 高 至 表明 那 一个 invalid sym-
bol 有 被 发现 inside 一个 received 小包装板盒 在 100
mbps 模式.
在 一个 绕过 模式 (bp4b5b 或者 bpalign 模式),
rx_er 变为 rxd4, 这 fifth rxd 数据 位 的 这
5b symbols.
1. 变得 至 高 阻抗.
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