slac 产品 7
管脚 描述
管脚
Names
类型 描述
C1
1
–
C5
1
,
C1
2
–
C5
2
输入/输出 控制. 这 five slic 控制 线条 每 频道 是 ttl 兼容 和 双向的. 它们 能
是 使用 至 监控 或者 控制 这 运作 的 一个 slic 或者 任何 其它 设备 有关联的 和 这
subscriber 线条. 线条 c11
–
c51 是 有关联的 和 频道 1, 和 线条 c12
–
c52 是 有关联的
和 频道 2. 这 c51 和 c52 线条 是 有 在 这 am79c02(一个) 和 am79c031(一个). c51
和 c52 是 输出 仅有的 在 这 am79c031(一个) 和 必须 是 编写程序 作 输出.
CHCLK 输出 slic 时钟. 这个 输出 提供 一个 256 khz 或者 293 khz, 50% 职责 循环, ttl 兼容 时钟 为
使用 用 二 slics. 这 chclk 频率 是 获得 从 mclk 和 这 阶段 relationship 至
mclk 是 随机的. chclk 是 有能力 的 驱动 二 ttl 输入.
CS
2
–
CS1 输入 碎片 选择. 这 碎片 选择 输入 (起作用的 低) 使能 这 设备 至 读 或者 写 控制 数据.
CS
1是 为 这 频道 1 微处理器 接口 和 cs2是 为 这 频道 2 microproces-
sor 接口.
DCLK 输入 数据 时钟. 这 数据 时钟 输入 shifts 数据 在 和 输出 的 这 微处理器 接口 的 这
dslac 设备. 这 最大 时钟 比率 是 4.096 mhz.
DIN 输入 数据. 控制 数据 是 serially 写 在 这 am79c02(一个) dslac 设备 通过 这 din 管脚 和 这
大多数 重大的 位 第一. 这 数据 时钟 确定 这 数据 比率. din 和 dout 将 是 strapped
一起 至 减少 这 号码 的 连接 至 这 微处理器.
DIO 输入/输出 数据. 控制 数据 是 serially 写 在 和 读 输出 的 这 am79c03(一个) 和 am79c031(一个)
dslac 设备 通过 这 dio 管脚 和 这 大多数 重大的 位 第一. 这 数据 时钟 确定 这
数据 比率. dio 是 高 阻抗 除了 当 数据 是 正在 transmitted 从 这些 dslac
设备 下面 控制 的 cs
1或者 cs2.dio 替代 din 和 dout 作 建立 在 这 am79c02(一个).
DOUT 输出 数据. 控制 数据 是 serially 读 输出 的 这 am79c02(一个) dslac 设备 通过 这 dout 管脚 和
这 大多数 重大的 位 第一. 这 数据 时钟 确定 这 数据 比率. dout 是 高 阻抗
除了 当 数据 是 正在 transmitted 从 这 dslac 设备 下面 控制 的 cs
1或者 cs2.DIN
和 dout 将 是 strapped 一起 至 减少 这 号码 的 连接 至 这 微处理器.
dra, drb 输入 pcm. 这 pcm 数据 为 途径 1 和 2 是 serially received 在 也 这 dra 或者 这 drb 端口
在 用户 编写程序 时间 slots. 第八 位 是 received 和 这 大多数 重大的 位 第一. 数据
为 各自 频道 是 received 在 8-位 bursts 每 125 µs 在 这 pclk 比率.
dxa, dxb 输出 pcm. 这 transmit pcm 数据 从 途径 1 和 2 是 sent serially 通过 也 这 dxa 或者
dxb 端口 在 用户 编写程序 时间 slots. 第八 位 是 transmitted 和 这 大多数 重大的
位 第一. 这 输出 是 有 每 125 µs 和 这 数据 是 shifted 输出 在 8-位 bursts 在 这 pclk
比率. dxa 和 dxb 是 高 阻抗 在 bursts 和 当 这 设备 是 在 这 inactive
模式. dxb 是 不 有 在 这 79c031(一个).
FS 输入 框架 同步. 这 框架 同步 脉冲波 是 一个 8 khz 信号 那 identifies 这 beginning 的 一个 系统
’
s
pcm 框架. 这 dslac 设备 references 单独的 时间 slots 和 遵守 至 这个 输入, 这个
必须 是 同步 至 pclk.
MCLK 输入 主控 时钟. 这 主控 时钟 必须 是 一个 2.048 mhz 或者 4.096 mhz 时钟 输入 为 使用 用 这
数字的 信号 处理器.
PCLK 输入 pcm 时钟. 这 pcm 时钟 确定 这 比率 在 这个 pcm 数据 是 serially shifted 在 或者 输出
的 这 pcm 端口. pclk 是 一个 integer 多样的 的 这 框架 同步 频率. 这 最大 时钟
频率 是 8.192 mhz 和 这 最小 时钟 频率 是 128 khz.
RST 输入 重置. 一个 逻辑 低 信号 至 这个 管脚 resets 这 dslac 设备 至 它的 default 状态. (am79c02(一个) 仅有的.)
TSCA
,
TSCB
输出 时间 slot 控制. 这 时间 slot 控制 输出 是 打开 流 (需要 拉-向上 电阻器) 和
是 正常情况下 inactive (高 阻抗).
TSCA
是 起作用的 (低) 当 pcm 数据 是 输出 在 这
dxa 管脚 和 tscb
是 起作用的 (低) 当 pcm 数据 是 输出 在 这 dxb 管脚. (
TSCB
是 有
在 这 am79c02 和 am79c03 仅有的.)
VIN
1
, vin
2
输入 相似物. 这 相似物 输入 是 应用 至 这 transmit path 的 这 dslac 设备. 这 信号 是
抽样, digitally processed, 和 encoded 为 这 pcm 输出. vin
1
是 这 输入 为 频道 1 和
VIN
2
是 这 输入 为 频道 2.
VOUT
1
,
VOUT
2
输出 相似物. 这 received pcm 数据 是 digitally processed 和 转变 至 一个 相似物 信号 在 这
vout 管脚. vout
1
是 这 输出 从 频道 1 和 vout
2
是 这 输出 为 频道 2. 这些
输出 能 直接地 驱动 一个 变压器 slic.
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