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初步的
CLSN
collision (输入)
一个 logical 输入 那 indicates 那 一个 collision 是 出现ring
在 这 频道.
CS
碎片 选择 (输入)
表明s, 当 asserted, 那 这 c-lance 是 这
Sl一个ve de恶行 的 这 数据 transfer.CS
must 是valid
全部地 这 数据 portion 的 这b美国 cycle.CSmust
不 是 asserted 当 hlda 是 lOW.
DAL00–DAL15
数据/地址 线条 (输入/输出,三-状态)
这 时间multiplexed 地址/数据bus.During 这 ad-
dress portion 的 一个 memory transfer,DAL00–DAL15
包含 这 lower 16 位 的 这 memory address.这
upper 8 位 的 地址 是 包含 在 a16–a23.
During 这 数据 portion 的 一个 memory transfer,DAL00–
Dal15 包含 这 读 或者 write 数据, 取决于 在
这 类型 的 transfer.
这 c-lance drives 这些 线条 作 一个 总线 主控 和
作 一个 总线 sl一个ve.
D
ALI
数据/地址 线条 在 (输出,三-状态)
一个externalb美国 transceiver 控制 line.D
ali 是 作-
serted 当 这 c-lance 读 从 这Dal 线条s.它
将 是 lOw during 这 数据 portion 的 一个 读 transfer
和 仍然是 高f或者 这 全部 transfer 如果 它 是一个写.
DALI是 driven 仅有的 当 c-lance 是 一个 总线 master.
D
ALO
数据/地址 线条 输出 (输出,三-状态)
一个externalb美国 transceiver 控制 line.D
alo 是 作-
serted 当 这 c-lance drives 这Dal 线条s.DALO
将 是 lOw 仅有的 during 这 地址 portion 如果 这 trans-
fer 是 一个 reaD.它 将 是 lOWf或者 这 全部 transfer 如果 这
transfer 是一个写.dalo 是 driven 仅有的 当
c-lance 是 一个 总线 master.
DAS
数据 strobe (输入/输出,三-状态)
defines 这 数据 portion 的 这b美国 transaction.D
作 是
高 在 这 地址 portion 的 一个b美国 transaction
和 low during 这 数据 portion.这 lOW-至-hlgh
transition 能 是 使用by 一个 sl一个ve de恶行 至 strobeb美国
数据 在 一个 register.das 是 driven 仅有的 作 一个 总线 master.
HLDA
总线 支撑 一个cknowledge (输入)
一个 回馈 至 支撑
.当 hlda 是 lOw 在 回馈
至 这 碎片’s assertion 的 支撑, 这 碎片 是 这 总线
Master.
During 总线 主控 operation, 这 c-lancewaitsf或者
HLD
一个至 是 deasserted 高 是fore reasserting
支撑LOW.这个 insures 恰当的b美国 handshake 下面
所有 situations.
支撑/busrq
总线 支撑 要求 (输出,打开 流)
Assertedby 这 c-lance 当 它 需要 进入 至
memory.支撑
是 使保持 lOWf或者 这 全部 ensuingb美国
transaction.这 函数 的 这个 管脚 是 programmed
通过 位 (00) 的 csr3.位 (00) 的 csr3 是 cleared
when重置是 asserted.
当 csr3 (00) bcon = 0
管脚 17 = 支撑
(输出 打开 流 和 输入 sense) (48-管脚 dips)
当 csr3 (00) bcon = 1
管脚 17 = busrq (i/o 敏感性e, 打开 drain) (48-管脚 dlps)
如果 这 c-lancewants 至 使用 这bus, 它 looks 在 支撑/
BUSRQ;如果 它 是 高 这 c-lance 能 拉 它 lOw 和
要求 这bus.如果 它 是 already lOW, 这 c-lance
waitsf或者 它 至 go inactive-hlgh 是fore requesting 这
bus.
INTR
中断 (输出,打开 流)
一个 注意 信号 那 表明s, 当 active, 那 一个
或者 更多 的 这following csr0 状态 flags 是 设置:babl,
merr, misS, rinT,tint 或者 idon.INTR
是 enabledby
位 06 的 csr0 (inea = 1).intr 仍然是 asserted 直到
这 源 的 interrupt 是 removed.
RCLK
receive clock (输入)
一个 10 mhz 正方形的w一个ve synchronized 至 这 receive
数据 和 仅有的 active 当 接到 一个 输入 位
Stream.
信号 线条
模式 位
bswp = 0
和 bcon = 1
bswp = 1
和 bcon = 1
字节 = l 和
Dal00 = l
WordWord
字节 = l 和
Dal00 = h
IllegalIllegal
字节 = h 和
Dal00 = h
upper 字节Lower 字节
字节 = h 和
Dal00 = l
Lower 字节upper 字节
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