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初步的
读
(输入/输出,三-状态)
indicates 这 类型 的 运作 至 是 每formed 在 这
电流b美国 cycle.这个 信号 是 一个 输出 当 这
c-lance 是 一个 总线 master.
High—数据 是 taken 止 这Dal 线条by 这
c-lance.
Low—数据 是 放置 在 这Dal 线条by 这
c-lance.
这 信号 是 一个 输入 当 这 c-lance 是 一个 总线
Sl一个ve.
High—数据 是 放置 在 这Dal 线条by 这
c-lance.
Low—数据 是 taken 止 这Dal 线条by 这
c-lance.
准备好
(输入/输出,打开 流)
当 这 c-lance 是 一个 总线 master, 读
y 是 一个
异步的 一个cknowledgment 从 这b美国 memory
那 它 将 接受 数据 在一个写 循环 或者 那 它 有
放 数据 在 这Dal 线条 在 一个 读 cycle.
作 一个 总线 sl一个ve, 这 c-lance asserts 准备好 当 它
有 放 数据 在 这Dal 线条 during 一个 读 循环 或者
是 关于 至 take 数据 止 这Dal 线条 during 一个 write
cycle.准备好是 一个 回馈 至 das 和 将 return 高
afterDAS有 gone 高.准备好 是 一个 输入 当 这
C-lance 是 一个 总线 主控 和 一个 输出 当 这
c-lance 是 一个 总线 sl一个ve.
RENA
receive enable (输入)
一个 logical 输入 那 indicates 这 存在 的 车rier 在
这 频道.
重置
重置 (输入)
重置 导致 这 c-lance 至 cease 运作, clear
它的 internal logic,force 所有 三-状态buffers 至 这 高-
阻抗 state, 和 enter 一个 空闲 状态 和 这 停止
位 的 csr0 设置.它 是 推荐 那 一个 3.3 k
Ω
pullup
电阻 是 连接 至 这个 管脚.
RX
receive (输入)
Receive 输入 位 stream.
TCLK
Transmit clock (输入)
10 mhz clock.
TENA
Transmit enable (输出)
Transmit 输出 位 stream enable.当 asserted, 它
enablesvalid transmit 输出 (tx).
TX
Transmit (输出)
Transmit 输出 位 stream.
V
DD
Power supply 管脚 +5V
±
5%
它 是 推荐 那 0.1
µ
f 和 10
µ
f 解耦
电容 是 使用 betweenV
DD
一个dV
SS
.
V
SS
Ground
管脚 1 和 24 (48-管脚 dlps) 应当 是 连接
一起externally, 作 关闭 至 这 碎片 作 possible.
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