p r e l i m i n 一个 r y
AMD
1
5
Am79C90
DAL0–DAL15
DAS
读
准备好
(输出 从
c-lance)
支撑
CS
ADR
17881b-10
写 数据
o.d.
图示 4. 总线 从动装置 写 定时
读 sequence (主控 模式)
一个 读 循环 是 begun 用 放置 一个 有效的 地址 在
dal00 – dal15 和 a16 – a23. 这 字节 掩饰 sig-
nals 是 asserted 至 表明 一个 文字, upper 字节 或者 更小的
字节 记忆 涉及. 读 indicates 这 类型 的 cy-
cle. ale 或者
作
是 搏动, 和 这 trailing 边缘 的 也
能 是 使用 至 获得 地址. dal00 – dal15 go 在
一个 3-状态 模式, 和
DAS
falls 低 至 信号 这 begin-
ning 的 这 记忆 进入. 这 记忆 responds 用
placing
准备好
低 至 表明 那 这 dal 线条 有
有效的 数据. 这 c-lance 然后 latches 记忆 数据 在
这 rising 边缘 的
DAS
, 这个 在 转变 ends 这 记忆
循环 和
准备好
returns 高. 谈及 至 图示 5-1.
这 总线 transceiver 控制,
DALI
和
DALO
, 是 使用
至 控制 这 总线 transceivers.
DALI
directs 数据 对着
这 c-lance, 和
DALO
directs 数据 或者 地址
away 从 这 c-lance. 在 一个 读 循环,
DALO
变得 inactive 在之前
DALI
变为 起作用的 至 避免
“spiking” 的 这 总线 transceivers.
写 sequence (主控 模式)
这 写 循环 是 类似的 至 这 读 循环 除了 那 这
dal00 – dal15 线条 改变 从 containing ad-
dresses 至 数据 之后 也 ale 或者
作
变得 inactive.
之后 数据 是 有效的 在 这 总线,
DAS
变得 起作用的. 数据 至
记忆 是 使保持 有效的 之后
DAS
变得 inactive. 谈及 至
图示 5-2.
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