max1108/max1109
单独的-供应, 低-电源,
2-频道, 串行 8-位 adcs
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initiated. 这 msb successive-approximation 位 deci-
sion 是 制造 在 这 rising 边缘 的 这 seventh sclk.
在 这 下落 边缘 的 这 eighth sclk, 这 msb 是
clocked 输出 在 这 dout 管脚; 在 各自 的 这 next
七 sclk 下落 edges, 这 remaining 位 的 变换器-
sion 是 clocked 输出. zeros 是 clocked 输出 在 dout
之后 这 lsb 有 被 clocked 输出, 直到
CS
是 dis-
abled. 然后 dout 变为 高 阻抗 和 这
部分 是 准备好 为 另一 转换 (图示 6).
这 转换 必须 完全 在 1ms, 或者 droop 在 这
样本-和-支撑 电容 将 降级 转换
结果. 使用 内部的 时钟 模式 如果 这 串行-时钟 fre-
quency 是 较少 比 50khz, 或者 如果 串行-时钟 interrup-
tions 可以 导致 这 转换 间隔 至 超过
1ms.
内部的 时钟
内部的 时钟 模式 frees 这 µp 从 这 burden 的
运动 这 sar 转换 时钟. 这个 准许 这 con-
版本 结果 至 是 读 后面的 在 这 处理器’s con-
venience, 在 任何 时钟 比率 向上 至 2mhz.
一个 内部的 寄存器 stores 数据 当 这 转换 是
在 progress. 在 这 下落 边缘 的 这 fourth sclk,
追踪 模式 是 使能, 和 在 这 下落 边缘 的 这
eighth sclk, acquisition 是 完全 和 内部的 con-
版本 是 initiated. 这 内部的 400khz 时钟 com-
pletes 这 转换 在 20µs 典型地 (35µs 最大值), 在
这个 时间 这 msb 的 这 转换 是 呈现 在 这
dout 管脚. 这 下落 边缘 的 sclk clocks 这 仍然是-
ing 数据 输出 的 这个 寄存器 在 任何 时间 之后 这 变换器-
sion 是 完全 (图示 8).
CS
SCLK
DIN
DOUT
1 4 8 12 16 20
开始
SEL2
MSB LSB
SEL1 SEL0 i/eclk i/eref
REF
SHDN
SHDN
D7
MSB
LSB
D6 D5 D4 D3 D2 D1 D0
空闲
空闲
t
CONV
t
ACQ
一个/d 状态
图示 6. 单独的 转换 定时, 外部 时钟 模式
• • •
• • •
• • •
• • •
CS
SCLK
DIN
DOUT
t
CSH
t
CSS
t
CL
t
DS
t
DH
t
DV
t
CH
t
做
t
TR
t
CSH
图示 7. 详细地 串行-接口 定时
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