mt3170b/71b, mt3270b/71b, mt3370b/71b
4-4
图示 2 - 管脚 连接
管脚 描述
管脚 #
名字 描述
337xB 327xB 317xB
2 1 1 输入
dtmf/cp 输入.
输入 信号 必须 是 交流 结合 通过 电容.
42 -osc2
振荡器 输出.
63 3OSC1
(clk)
振荡器/时钟 输入.
这个 管脚 能 也 是 驱动 用:
1) 一个 外部 数字的 时钟 和 定义 输入 逻辑 水平. osc2
应当 是 left 打开.
2) 连接 一个结晶 或者 ceramic 共振器 在 osc1 和
osc2 管脚.
94 4V
SS
地面.
(0v)
11 5 5 SD
串行 数据/call progress 输出.
这个 管脚 serves 这 双 函数
的 正在 这 串行 数据 输出 当 时钟 脉冲 是 应用 之后
validation 的 dtmf 信号, 和 也 indicates 这 cadence 的 call
progress 输入. 作 dtmf 信号 lies 在 这 一样 频率 带宽 作
call progress 信号, 这个 管脚 将 toggle 为 dtmf 输入. 这 sd 管脚
是 在 逻辑 低 在 powerdown 状态.
13 6 6 ACK
acknowledge 脉冲波 输入.
之后 est 或者 dstd 是 高, 应用 一个
sequence 的 四 脉冲 在 这个 管脚 将 然后 变换 输出 四 位 在 这
sd 管脚, representing 这 解码 dtmf 数字. 这 rising 边缘 的 这
第一 时钟 是 使用 至 获得 这 4-位 数据 较早的 至 shifting. 这个 管脚 是
牵引的 向下 内部. 这 空闲 状态 的 这 ack 信号 应当 是
低.
15 7 7 ESt
(mt3x70b)
DStD
(mt3x71b)
early steering 输出.
一个 逻辑 高 在 est indicates 那 一个 dtmf
信号 是 呈现. est 是 在 逻辑 低 在 powerdown 状态.
delayed steering 输出.
一个 逻辑 高 在 dstd indicates 那 一个
有效的 dtmf 数字 有 被 发现. dstd 是 在 逻辑 低 在
powerdown 状态.
18 8 8 V
DD
积极的 电源 供应 (5v 典型值.)
效能 的 这 设备 能 是
优化 用 降低 噪音 在 这 供应 围栏. 解耦
电容 横过 v
DD
和 v
SS
是 因此 推荐.
1,5,7,8,
10, 12,
14,16,
17
--nc
非 连接.
管脚 是 unconnected 内部.
3- 2PWDN
电源 向下 输入.
一个 逻辑 高 在 这个 管脚 将 电源 向下 这
设备 至 减少 电源 消耗量. 这个 管脚 是 牵引的 向下
内部 和 能 是 left 打开 如果 不 使用. ack 管脚 应当 是 在 逻辑
’0’ 至 电源 向下 设备.
10
18
17
16
15
14
13
12
11
VDD
NC
NC
est/dstd
NC
ACK
NC
SD
NC
1
2
3
4
5
6
7
8
9
NC
输入
PWDN
OSC2
NC
OSC1
NC
NC
VSS
输入
PWDN
CLK
VSS
VDD
ACK
SD
输入
OSC2
OSC1
VSS
VDD
est/
ACK
SD
mt3170b/71b mt3270b/71b mt3370b/71b
8 管脚 塑料 插件
18 管脚 塑料 soic
1
2
3
4
8
7
6
5
1
2
3
4
8
7
6
5
1
2
3
4
5
6
7
8
9
10
11
12
20
19
18
17
16
15
14
13
NC
NC
输入
PWDN
NC
NC
OSC1
OSC2
VSS
20 管脚 ssop
NC
VDD
NC
NC
ACK
SD
NC
NC
est/dstd
DStD
est/
DStD
mt3370b/71b
NC
NC
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