mt8870d/mt8870d-1
ISO
2
-cmos
4-12
图示 2 - 管脚 连接
管脚 描述
管脚 #
名字 描述
18 20
11 IN+
非-反相的 运算-放大
(输入)
.
2 2 在-
反相的 运算-放大
(输入)
.
33 GS
增益 选择.
给 进入 至 输出 的 front 终止差别的 放大器 为连接 的
反馈 电阻.
44 V
Ref
涉及 电压 (输出).
nominally v
DD
/2 是 使用 至 偏差 输入 在 mid-栏杆 (看 图. 6
和 图. 10).
55 INH
inhibit (输入).
逻辑 高 inhibits 这 发现 的 tones representing characters 一个, b, c
和 d. 这个 管脚 输入 是 内部 牵引的 向下.
66 PWDN
电源 向下 (输入).
起作用的 高. powers 向下 这 设备 和 inhibits 这 振荡器. 这个
管脚 输入 是 内部 牵引的 向下.
78 OSC1
时钟
(输入)
.
89 OSC2
时钟
(输出)
. 一个 3.579545 mhz 结晶 连接 在 管脚 osc1 和 osc2
完成 这 内部的 振荡器 电路.
910 V
SS
地面
(输入)
. 0v 典型.
10 11 TOE
三 状态 输出 使能 (输入).
逻辑 高 使能 这 输出 q1-q4. 这个 管脚 是
牵引的 向上 内部.
11-
14
12-
15
q1-q4
三 状态 数据 (输出).
当 使能 用 toe, 提供 这 代号 相应的 至 这
last 有效的 声调-一双 received (看 表格 1). 当 toe 是 逻辑 低, 这 数据 输出 是 高
阻抗.
15 17 标准
delayed steering (输出).
presents 一个 逻辑 高 当 一个 received 声调-一双 有 被
注册 和 这 输出 获得 updated; returns 至 逻辑 低 当 这 电压 在 st/gt falls
在下 v
TSt
.
16 18 ESt
early steering (输出).
presents 一个 逻辑 高 once 这 数字的 algorithm 有 发现 一个
有效的 声调 一双 (信号 情况). 任何 momentary 丧失 的 信号 情况 将 导致 est 至
返回 至 一个 逻辑 低.
17 19 st/gt
steering 输入/守卫 时间 (输出) 双向的.
一个 电压 更好 比 v
TSt
发现 在
st 导致 这 设备 至 寄存器 这 发现 声调 一双 和 更新 这 输出 获得. 一个
电压 较少 比 v
TSt
frees 这 设备 至 接受 一个 新 声调 一双. 这 gt 输出 acts 至
重置 这 外部 steering 时间-常量; 它的 状态 是 一个 函数 的 est 和 这 电压 在 st.
18 20 V
DD
积极的 电源 供应 (输入)
. +5v 典型.
7,
16
NC 非 连接.
1
2
3
4
5
6
7
8
9
10
18
17
16
15
14
13
12
11
IN+
在-
GS
VRef
INH
PWDN
OSC1
OSC2
VSS
VDD
st/gt
ESt
标准
Q4
Q3
Q2
Q1
TOE
18 管脚 cerdip/塑料 插件/soic
1
2
3
4
5
6
7
8
9
10
11
12
20
19
18
17
16
15
14
13
IN+
在-
GS
VRef
INH
PWDN
NC
OSC1
OSC2
VSS
20 管脚 ssop/tssop
VDD
st/gt
ESt
标准
Q4
Q3
Q2
Q1
TOE
NC
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