MT88E43
数据 薄板
5-54
图示 2 - 管脚 连接
管脚 描述
管脚 # 名字 描述
1 IN+
非-反相的 输入
的 这 内部的 opamp.
2 在-
反相的 输入
的 这 内部的 opamp.
3 GS
增益 选择 (输出)
的 内部的 opamp. 这 opamp’s 增益 应当 是 设置 符合 至 这
名义上的 vdd 的 这 应用 使用 这 信息 在 图示 10.
4 V
Ref
涉及 电压 (输出)
. nominally v
DD
/2. 它 是 使用 至 偏差 这 输入 opamp.
5 CAP
电容
. 一个 0.1
µ
f 解耦 电容 应当 是 连接 横过 这个 管脚 和 v
SS
.
6 TRIGin
触发 输入
. 施密特 触发 缓存区 输入. 使用 为 线条 倒置 和 环绕 发现.
7 TRIGRC
触发 rc (打开 流 输出/施密特 输入)
. 使用 至 设置 这 (rc) 时间 间隔 从
trigin going 低 至TRIGoutgoing 高. 一个 外部 电阻 连接 至 v
DD
和 电容
连接 至 v
SS
决定 这 持续时间 的 这 (rc) 时间 间隔.
8 TRIGout
触发 输出
(cmos 输出).
施密特 触发 缓存区 输出. 使用 至 表明 发现 的 线条
倒置 和/或者 ringing.
9 模式
3-线 接口: 模式 选择 (cmos 输入)
. 当 低, 选择 接口 模式 0. 当 高,
选择 接口 模式 1. 看 管脚 16 (dclk) 描述 至 understand 如何 模式 affects 这
dclk 管脚.
10 OSCin
振荡器 输入
. 一个 3.579545mhz 结晶 应当 是 连接 在 这个 管脚 和 oscout. 它
将 也 是 驱动 直接地 从 一个 外部 时钟 源.
11 OSCout
振荡器 输出
. 一个 3.579545mhz 结晶 应当 是 连接 在 这个 管脚 和 oscin.
当 oscin 是 驱动 用 一个 外部 时钟, 这个 管脚 应当 是 left 打开.
12 V
SS
电源 供应 地面
.
13 IC
内部的 连接
. 必须 是 连接 至 v
SS
为 正常的 运作.
14 PWDN
电源 向下 (施密特 输入)
. 起作用的 高. 当 高, 这 设备 消费 minimal 电源 用
disabling 所有 符合实际 除了 trigin,TRIGRC和TRIGout. 必须 是 牵引的 低 为 设备
运作.
15 FSKen
fsk 使能 (cmos 输入)
. 必须 是 高 为 fsk demodulation. 这个 管脚 应当 是 设置 低 至
阻止 这 fsk demodulator 从 reacting 至 extraneous 信号 (此类 作 演说, alert 信号
和 dtmf 这个 是 所有 在 这 一样 频率 带宽 作 fsk).
16 DCLK
3-线 接口: 数据 时钟 (cmos 输入/输出)
. 在 模式 0 (模式 管脚 低), 这个 管脚 是 一个
输出. 在 模式 1 (模式 管脚 高), 这个 管脚 是 一个 输入.
17 数据
3-线 接口: 数据 (cmos 输出)
. 在 模式 0 数据 呈现 在 这 管脚 once demodulated.
在 模式 1 数据 是 shifted 输出 在 这 rising 边缘 的 这 微控制器 有提供的 dclk.
VDD
st/gt
ESt
标准
INT
DR
数据
DCLK
FSKen
PWDN
IC
CD
IN+
在-
GS
VRef
CAP
TRIGin
TRIGRC
TRIGout
OSCin
OSCout
VSS
模式
1
2
3
4
5
6
7
8
9
10
11
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