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MT8804A
CMOS
3-8
图示 6 - 控制 记忆 定时 图解
表格 1 - 地址 decode 真实 表格
注释:
0 - 低 逻辑 水平的
1 - 高 逻辑 水平的
x - don’t 小心 情况
+ - indicates 连接 在 junctor 和 addressed 线条
• - indicates 非 连接 在 junctor 和 addressed 线条
记忆
重置
MR
地址
使能
AE
地址
Addressed
线条
输入 数据 至 控制
记忆
junctors 连接 至
addressed 线条
A2 A1 A0 D3 D2 D1 D0 J3 J2 J1 J0
1 X X X X 所有 X X X X 所有 switches "止"
0 0 X X X 毫无 X X X X 非 改变 的 状态
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↓
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↓
L3
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t
AEW
t
作
t
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t
PLH
/t
PHL
t
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MR
t
MRR
t
PLH
/t
PHL
t
DS
t
AH
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AE
地址
d0-d3
转变
在
止

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内　容:
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MT8804A CMOS 3-8 图示 6 - 控制记忆定时图解表格 1 - 地址 decode 真实表格注释: 0 - 低逻辑水平的 1 - 高逻辑水平的 x - don’t 小心情况 + - indicates 连接在 junctor 和 addressed 线条 • - indicates 非连接在 junctor 和 addressed 线条记忆重置 MR 地址使能 AE 地址 Addressed 线条输入数据至控制记忆 junctors 连接至 addressed 线条 A2 A1 A0 D3 D2 D1 D0 J3 J2 J1 J0 1 X X X X 所有 X X X X 所有 switches "止" 0 0 X X X 毫无 X X X X 非改变的状态 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 L0 L0 L0 L0 L0 L0 L0 L0 L0 L0 L0 L0 L0 L0 L0 L0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 • • • • • • • • + + + + + + + + • • • • + + + + • • • • + + + + • • + + • • + + • • + + • • + + • + • + • + • + • + • + • + • + 0 ↓ 0 1 ↓ 1 0 ↓ 0 0 ↓ 0 1 ↓ 1 L1 ↓ L1 0 ↓ 1 0 ↓ 1 0 ↓ 1 0 ↓ 1 • ↓ + • ↓ + • ↓ + • ↓ + 0 ↓ 0 1 ↓ 1 0 ↓ 0 1 ↓ 1 0 ↓ 0 L2 ↓ L2 0 ↓ 1 0 ↓ 1 0 ↓ 1 0 ↓ 1 • ↓ + • ↓ + • ↓ + • ↓ + 0 ↓ 0 1 ↓ 1 0 ↓ 0 1 ↓ 1 1 ↓ 1 L3 ↓ L3 0 ↓ 1 0 ↓ 1 0 ↓ 1 0 ↓ 1 • ↓ + • ↓ + • ↓ + • ↓ + 0 ↓ 0 1 ↓ 1 1 ↓ 1 0 ↓ 0 0 ↓ 0 L4 ↓ L4 0 ↓ 1 0 ↓ 1 0 ↓ 1 0 ↓ 1 • ↓ + • ↓ + • ↓ + • ↓ + 0 ↓ 0 1 ↓ 1 1 ↓ 1 0 ↓ 0 1 ↓ 1 L5 ↓ L5 0 ↓ 1 0 ↓ 1 0 ↓ 1 0 ↓ 1 • ↓ + • ↓ + • ↓ + • ↓ + 0 ↓ 0 1 ↓ 1 1 ↓ 1 1 ↓ 1 0 ↓ 0 L6 ↓ L6 0 ↓ 1 0 ↓ 1 0 ↓ 1 0 ↓ 1 • ↓ + • ↓ + • ↓ + • ↓ + 0 ↓ 0 1 ↓ 1 1 ↓ 1 1 ↓ 1 1 ↓ 1 L7 ↓ L7 0 ↓ 1 0 ↓ 1 0 ↓ 1 0 ↓ 1 • ↓ + • ↓ + • ↓ + • ↓ + t AEW t 作 t DH t PLH /t PHL t PAE t MR t MRR t PLH /t PHL t DS t AH 50% 50% 50% 50%50% 50% 50% 50% 50% MR AE 地址 d0-d3 转变在止

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