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80960S一个
表格 4. 80960S一个管脚 描述: 支持 信号
NAME 典型值E DESCRIPTION
RESET
I RESET
clears 这 处理器’s 内部的 逻辑 和 导致 它 至 reinitialize.
在 RESET
assertion, 这 输入 管脚 是 ignored (除了 为 INT0, int1, INT3,
LOCK
), 这 三-状态 输出 管脚 是 放置 在 一个 高 阻抗 状态 (除了
为 dt/R
, DEN, 和 作) 和 其它 输出 管脚 是 放置 在 它们的 非-asserted
states.
RESET
必须 是 asserted 为 在 least 41 clk2 循环 为 一个 predictable 重置.
optionally, 为 一个 同步的 重置, 这 低 和 高 转变 的 RESET
应当 出现 之后 这 rising 边缘 的 两个都 clk2 和 这 外部 总线 clk 和
在之前 这 next rising 边缘 的 clk2.
这 中断 管脚 表明 这 initialization sequence executed. 典型 initial-
ization 需要 驱动 仅有的 INT0
和 INT3至 一个 高 状态. 这 重置 情况
follow:
INT0
INT1 INT3 LOCK
action 引领n
1 x 1 1 run 自 测试 (核心 initialization)
0 0 1 1 使不能运转 自-test
0 1 x x 保留d
x x 0 x 保留d
x x x 0 once 模式 (看 LOCK
管脚)
INT0
I 中断0
indicates 一个 pending 中断. 至 信号 一个 中断 在 一个
同步的 系统, 这个 管脚 — 作 好 作 这 其它 中断 管脚 — 必须 是
使能 用 正在 deasserted 为 在 least 一个 总线 循环 和 然后 asserted 为 在
least 一个 额外的 总线 循环. 在 一个 异步的 系统, 这 管脚 必须 仍然是
deasserted 为 在 least 二 系统 时钟 循环 和 然后 asserted 为 在 least 二
更多 系统 时钟 循环. 这 中断 控制 寄存器 必须 是 编写程序 和
一个 中断 vector 在之前 使用 这个 管脚.
INT0
是 抽样 在 重置 至 决定 如果 这 自-测试 sequence 是 至 是
executed.
INT1 I 中断1
, 像 INT0
, 提供 直接 中断 signaling. int1 是 抽样
在 重置 至 决定 如果 这 自-测试 sequence 是 至 是 executed.
int2/intR I interrupt2/中断 requesT
: 这 中断 控制 寄存器 确定
如何 这个 管脚 是 interpreted. 如果 int2, 它 有 这 一样 interpretation 作 这 INT0
和
int1 管脚. 如果 intr, 它 是 使用 至 receive 一个 中断 要求 从 一个 外部
中断 控制.
INT3
/INT一个 i/O
T.s.
interrupt3/中断 acknowledgE
: 这 中断 控制 寄存器
确定 如何 这个 管脚 是 interpreted. 如果 INT3
, 它 有 这 一样 interpretation 作
这 INT0
和 int1 管脚. 如果 INT一个, 它 是 使用 作 一个 输出 至 控制 中断
acknowledge transactions. 这 在T一个
输出 是 latched 在-碎片 和 仍然是 有效的
在T
d
循环; 作 一个 输出, 它 是 打开-流. INT3必须 是 牵引的 高 在
重置.
NC
n/一个
不 connecteD
indicates 管脚 应当 不 是 连接. 从不 连接 任何
管脚 marked nc; 这些 管脚 将 是 保留 为 工厂 使用.
i/o = 输入/输出, o = 输出, i = 输入, o.d. = 打开 drain, t.s. = three-state
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