NBC12429
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程序编制 接口
程序编制 这 nbc12429 是 accomplished 用
合适的 configuring 这 内部的 dividers 至 生产 这
desired 频率 在 这 输出. 这 输出 频率 能
用 represented 用 这个 formula:
FOUT
(f
XTAL
16)
M
N
(eq. 1)
在哪里 f
XTAL
是 这 结晶 频率, m 是 这 循环 分隔物
modulus, 和 n 是 这 输出 分隔物 modulus. 便条 那 它
是 可能 至 选择 值 的 m 此类 那 这 pll 是 unable
至 达到 循环 锁. 至 避免 这个, 总是 制造 确信 那 m
是 选择 至 是 200
≤
M
≤
400 为 一个 16 mhz 输入 涉及.
假设 那 一个 16 mhz 涉及 频率 是 使用 这
在之上 等式 减少 至:
FOUT
M
N
(eq. 2)
substituting 这 四 值 为 n (1, 2, 4, 8) yields:
表格 2. 可编程序的 输出 分隔物函数 表格
ÁÁÁ
Á
ÁÁ
ÁÁÁ
N1
ÁÁÁ
Á
ÁÁ
ÁÁÁ
N0
ÁÁÁÁ
Á
ÁÁÁ
ÁÁÁÁ
n 分隔物
ÁÁÁÁ
Á
ÁÁÁ
ÁÁÁÁ
F
输出
ÁÁÁÁÁÁÁ
Á
ÁÁÁÁÁÁ
ÁÁÁÁÁÁÁ
输出 频率
范围 (mhz)*
ÁÁÁ
ÁÁÁ
0
ÁÁÁ
ÁÁÁ
0
ÁÁÁÁ
ÁÁÁÁ
1
ÁÁÁÁ
ÁÁÁÁ
M
ÁÁÁÁÁÁÁ
ÁÁÁÁÁÁÁ
200-400
ÁÁÁ
ÁÁÁ
0
ÁÁÁ
ÁÁÁ
1
ÁÁÁÁ
ÁÁÁÁ
2
ÁÁÁÁ
ÁÁÁÁ
M
2
ÁÁÁÁÁÁÁ
ÁÁÁÁÁÁÁ
100-200
ÁÁÁ
ÁÁÁ
1
ÁÁÁ
ÁÁÁ
0
ÁÁÁÁ
ÁÁÁÁ
4
ÁÁÁÁ
ÁÁÁÁ
M
4
ÁÁÁÁÁÁÁ
ÁÁÁÁÁÁÁ
50-100
ÁÁÁ
ÁÁÁ
1
ÁÁÁ
ÁÁÁ
1
ÁÁÁÁ
ÁÁÁÁ
8
ÁÁÁÁ
ÁÁÁÁ
M
8
ÁÁÁÁÁÁÁ
ÁÁÁÁÁÁÁ
25-50
*for 结晶 频率 的 16 mhz.
这 用户 能 identify 这 恰当的 m 和 n 值 为 这
desired频率 从 这 在之上 equations. 这 四 输出
频率 范围 established 用 n 是 200-400 mhz,
100-200 mhz, 50-100 mhz 和 25-50 mhz, respectively.
从 这些 范围, 这 用户 将 establish 这 值 的 n
必需的. 这 值 的 m 能 然后 是 计算 为基础 在
等式 1.为 例子, 如果 一个 输出 频率 的 131 mhz
是 desired, 这 下列的 步伐 将 是 带去 至 identify
这 适合的 m 和 n 值. 131 mhz falls 在里面 这
频率 范围 设置 用 一个 n 值 的 2; 因此, n [1:0] = 01.
为 n = 2, f
输出
= m
÷
2 和 m = 2 x f
输出
. 因此,
m = 131 x 2 = 262, 所以 m[8:0] = 100000110. 下列的 这个
一样 程序, 一个 用户 能 发生 任何 全部的 频率
desired 在 25 和 400 mhz. 便条 那 为 n > 2,
fractional 值 的 f
输出
能 是 认识到. 这 大小 的 这
可编程序的 频率 步伐 (和 因此, 这 指示信号 的
这 fractional 输出 发生率 achievable) 将 是 equal
至 f
XTAL
÷
16
÷
n.
为 输入 涉及 发生率 其它 比 16 mhz, 看
表格 3, 这个 显示 这 usable vco 频率 和 m
分隔物 范围.
这 输入 频率 和 这 选择 的 这 反馈
分隔物 m 是 限制 用 这 vco 频率 范围 和
F
XTAL
. m 必须 是 配置 至 相一致 这 vco 频率
范围 的 200 至 400 mhz 在 顺序 至 达到 稳固的 pll
运作.
M
最小值
f
VCOmin
(f
XTAL
16) 和
(eq. 3)
M
最大值
f
VCOmax
(f
XTAL
16)
(eq. 4)
这 值 为 m falls 在里面 这 constraints 设置 为 pll
稳固. 如果 这 值 为 m fell 外部 的 这 有效的 范围, 一个
不同的 n 值 将 是 选择 至 move m 在 这
适合的 方向.
这 m 和 n counters 能 是 承载 也 通过 一个
并行的 或者 串行 接口. 这 并行的 接口 是
控制通过 这 p_加载
信号 此类 那 一个 低 至 高
转变 将 获得 这 信息 呈现 在 这 m[8:0]
和 n[1:0] 输入 在 这 m 和 n counters. 当 这
p_加载
信号 是 低, 这 输入 latches 将 是
transparent和 任何 改变 在 这 m[8:0] 和 n[1:0] 输入
将 影响 这 f
输出
输出 一双. 至 使用 这 串行 端口, 这
s_时钟 信号 样本 这 信息 在 这 s_数据
线条 和 负载 它 在 一个 14 位 变换 寄存器. 便条 那 这
p_加载
信号 必须 是 高 为 这 串行 加载 运作
至 函数. 这 测试 寄存器 是 承载 和 这 第一 三
位,这 n 寄存器 和 这 next 二, 和 这 m 寄存器 和
这 最终 nine 位 的 这 数据 stream 在 这 s_数据 输入.
为 各自 寄存器, 这 大多数 重大的 位 是 承载 第一 (t2,
n1, 和 m8). 一个 脉冲波 在 这 s_加载 管脚 之后 这 变换
寄存器 是全部地 承载 将 转移 这 分隔 值 在 这
counters. 这 高 至 低 转变 在 这 s_加载
输入 将 获得 这 新 分隔 值 在 这 counters.
计算数量 4 和 5 illustrate 这 定时 图解 为 两个都 一个
并行的 和 一个 串行 加载 的 这 nbc12429 synthesizer.
m[8:0] 和 n[1:0] 是 正常情况下 指定 once 在
电源-向上 通过 这 并行的 接口, 和 然后 possibly
又一次 通过 这 串行 接口. 这个 approach 准许 这
应用 至 来到 向上 在 一个 频率 和 然后 改变 或者
fine-tune 这 时钟 作 这 能力 至 控制 这 串行
接口 变为 有.
这 测试 输出 提供 visibility 为 一个 的 这 一些
内部的 nodes 作 决定 用 这 t[2:0] 位 在 这 串行
配置 stream. 它 是 不 configurable 通过 这
并行的 接口.这 t2, t1, 和 t0 控制 位 是 preset
至 ‘000’ 当 p_加载
是 低 所以 那 这 pecl f
输出
输出是 作 jitter-自由 作 可能. 任何 起作用的 信号 在 这
测试 输出 管脚 将 有 detrimental affects 在 这 jitter
的 这 pecl 输出 一双. 在 正常的 行动, jitter
规格 是 仅有的 有保证的 如果 这 测试 输出 是
静态的.这 串行 配置 端口 能 是 使用 至 选择 一个
的 这 alternate 功能 为 这个 管脚.
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