2.0 SXL 管脚 描述 Tables
(持续)
表格 3. DRAM 控制 管脚
(持续)
标识 管脚 类型 函数
ras[1:0]
15, 16 O
R
ow
一个
ddress
S
trobe. 在 这 下落 边缘 的 这些 起作用的-低 信号, Bank 1 和
Bank 0 各自, 应当 获得 在 这 行 地址 止 的 sa[12:1]. 如果 仅有的 一个
bank 的 DRAM 是 supported, RAS0 将 支持 那 bank 和 RAS1 将 是
unused
cash[1:0]
10, 11 O
C
olumn
一个
ddress
S
trobe (
H
igh 字节). 这些 起作用的-低 信号 表明 当 这
column 进入 是 正在 制造 至 这 高 字节 的 DRAM Bank 1 和 DRAM Bank
0 各自. 如果 仅有的 一个 bank 的 DRAM 是 supported, CASH0 将 支持 这
高 字节 的 那 bank 和 CASH1 将 是 unused.
casl[1:0] 13, 14 O
C
olumn
一个
ddress
S
trobe (
L
ow 字节). 这些 起作用的-低 信号 表明 当 这
column 进入 是 正在 制造 至 这 低 字节 的 DRAM Bank 1 和 DRAM Bank
0, 各自. 如果 仅有的 一个 bank 的 DRAM 是 supported, CASL0 将 支持 这
低 字节 的 那 bank 和 CASL1 将 是 unused.
我们 17 O
W
rite
E
nable. 起作用的 低 信号 为 写 行动 在 dram.
dph, DPL 118, 129 i/o DRAM
D
ata
P
arity. DRAM 数据 parity 将 是 使能 或者 无能; 如果 无能
这些 二 管脚 将 是 unused. 否则, 为 DRAM 写 这 SXL’s DRAM
控制 将 发生 odd parity 和 驱动 这 odd parity 面向 这些 二 管脚.
为 DRAM 读 这 SXL’s DRAM 控制 将 读 这 值 驱动 在 这些
二 管脚 和 审查 它 为 odd parity 在 协会 和 这 适合的 数据 字节.
表格 4. 电源 管脚
标识 管脚 类型 函数
V
DD
2, 12, 24, 39,
72, 98, 113, 124
电源 +5V 电源 至 核心 和 i/o.
V
SS
9, 21, 37, 69,
95, 110, 121,
131
地面 地面 至 核心 和 i/o.
表格 5. 重置 逻辑 管脚
标识 管脚 类型 函数
重置 70 O
重置
系统 输出 驱动器: 这个 起作用的 高 信号 resets 或者 initializes 系统
附带的 逻辑 在 电源 向上 (pwgood) 或者 预定的 至 一个 看门狗 重置.
重置
71 O Inverse 的
重置
为 peripherals 需要 起作用的 低 重置.
PWGOOD 36 I
P
o
W
er
好的
. 这个 起作用的-高 (施密特 触发) 输入 将 导致 一个 硬件 重置
至 这 NS486SXL whenever 这个 输入 变得 低. 这个 管脚 将 典型地 是 驱动 用
这 电源 供应 和 PWGOOD 将 仍然是 低 直到 这 电源 供应
确定 那 稳固的 和 有效的 电压 水平 有 被 达到.
表格 6. 一般 目的 碎片 选择 管脚
标识 管脚 类型 函数
CS[0]
68 O
C
hip
S
elect
0
: 这个 输出 是 使用 作 这 碎片-选择 为 这 系统 激励 只读存储器. 它
defaults 至 这 upper 64k 字节 的 记忆.
cs[8:1]
43, 44, 45, 63,
64, 65, 66, 67
O
C
hip
S
elect
1to8
. 这些 管脚 能 是 编写程序 至 是 也 记忆 或者 i/ O
编排 碎片 选择, 这个 是 使用 为 glueless 连接 至 外部
peripherals.
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