rev. 一个–12–
AD9744
iouta 和 ioutb 也 有 一个 负的 和 积极的 电压
遵从 范围 那 必须 是 adhered 至 在 顺序 至 达到
最佳的 效能. 这 负的 输出 遵从 范围
的 –1 v 是 设置 用 这 损坏 限制 的 这 cmos 处理.
运作 在之外 这个 最大 限制 将 结果 在 一个 损坏
的 这 输出 平台 和 影响 这 可靠性 的 这 ad9744.
这 积极的 输出 遵从 范围 是 slightly 依赖 在 这
全部-规模 输出 电流, i
OUTFS
. 它 degrades slightly 从 它的
名义上的 1.2 v 为 一个 i
OUTFS
= 20 毫安 至 1 v 为 一个 i
OUTFS
=
2 毫安. 这 最佳的 扭曲量 效能 为 一个 单独的-
结束 或者 差别的 输出 是 达到 当 这 最大
全部-规模 信号 在 iouta 和 ioutb 做 不 超过 0.5 v.
数字的 输入
这 ad9744 数字的 部分 组成 的 14 输入 位 途径
和 一个 时钟 输入. 这 14-位 并行的 数据 输入 follow stan-
dard 积极的 二进制的 编码, 在哪里 db13 是 这 大多数 重大的
位 (msb) 和 db0 是 这 least 重大的 位 (lsb). iouta
生产 一个 全部-规模 输出 电流 当 所有 数据 位 是 在
逻辑 1. ioutb 生产 一个 complementary 输出 和 这
全部-规模 电流 分割 在 这 二 输出 作 一个 函数 的
这 输入 代号.
DVDD
数字的
输入
图示 6. 相等的 数字的 输入
这 数字的 接口 是 执行 使用 一个 边缘-triggered
主控/从动装置 获得. 这 dac 输出 updates 在 这 rising 边缘
的 这 时钟 和 是 设计 至 支持 一个 时钟 比率 作 高 作
165 msps. 这 时钟 能 是 运作 在 任何 职责 循环 那
满足 这 指定 获得 pulsewidth. 这 建制 和 支撑 时间
能 也 是 varied 在里面 这 时钟 循环 作 长 作 这 指定
最小 时间 是 符合, 虽然 这 location 的 这些 transition
edges 将 影响 数字的 feedthrough 和 扭曲量 执行ance.
最好的 效能 是 典型地 达到 当 这 输入 数据
transitions 在 这 下落 边缘 的 一个 50% 职责 循环 时钟.
时钟 输入
soic/tssop 包装
这 28-含铅的 包装 选项 有 一个 单独的-结束 时钟 输入
(时钟) 那 必须 是 驱动 至 栏杆-至-栏杆 cmos 水平. 这
质量 的 这 dac 输出 是 直接地 related 至 这 时钟 qual-
ity, 和 jitter 是 一个 关键 concern. 任何 噪音 或者 jitter 在 这 时钟
将 translate 直接地 在 这 dac 输出. 最优的 perfor-
mance 将 是 达到 如果 这 时钟 输入 有 一个 sharp rising
边缘, 自从 这 dac latches 是 积极的 边缘 triggered.
lfcsp 包装
一个 configurable 时钟 输入 是 有 在 这 lfcsp 包装,
这个 准许 为 一个 单独的-结束 和 二 差别的 模式. 这
模式 选择 是 控制 用 这 cmode 输入, 作 summa-
rized 在 表格 i. 连接 cmode 至 clkcom 选择 这
单独的-结束 时钟 输入. 在 这个 模式, 这 clk+ 输入 是 驱动
和 栏杆-至-栏杆 swings 和 这 clk– 输入 是 left floating. 如果
cmode 是 连接 至 clkvdd, 这 差别的 接受者
模式 是 选择. 在 这个 模式, 两个都 输入 是高 阻抗.
这 最终 模式 是 选择 用 floatingcmode. 这个 模式 是
也 差别的, 但是 内部的 terminations 为 积极的 发射级-
结合 逻辑 (pecl) 是 使活动. 那里 是 非 重大的
效能 区别 among 任何 的 这 三 时钟 输入 模式.
表格 i. 时钟 模式 选择
cmode 管脚 时钟 输入 模式
CLKCOM 单独的-结束
CLKVDD 差别的
Float PECL
这 单独的-结束 输入 模式 运作 在 这 一样 方法 作 这
时钟 输入 在 这 28-含铅的 包装, 作 描述 先前.
在 这 差别的 输入 模式, 这 时钟 输入 功能 作 一个
高 阻抗 差别的 一双. 这 一般模式 水平的 的
这 clk+ 和 clk– 输入 能 相异 从 0.75 v 至 2.25 v,
和 这 差别的 电压 能 是 作 低 作 0.5 v p-p. 这个 模式
能 是 使用 至 驱动 这 时钟 和 一个 差别的 sine wave 自从
这 高 增益 带宽 的 这 差别的 输入 将 转变
这 sine 波 在 一个 单独的-结束 正方形的 波 内部.
这 最终 时钟 模式 准许 为 一个 减少 外部 组件
计数 当 这 dac 时钟 是 distributed 在 这 板 使用
pecl 逻辑. 这 内部的 末端 配置 是 显示 在
图示 7. 这些 末端 电阻器 是 untrimmed 和 能
相异 向上 至
±
20%. 不管怎样, 相一致 在 这 电阻器
应当 一般地 是 更好的 比
±
1%
CLK+
至dac 核心
CLK–
V
TT
= 1.3v nom
50
50
AD9744
时钟
接受者
图示 7. 时钟 末端 在 pecl 模式
dac 定时
输入 时钟 和 数据 定时 relationship
动态 效能 在 一个 dac 是 依赖 在 这 relation-
ship 在 这 位置 的 这 时钟 edges 和 这 时间 在
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