altera 公司 13
初步的 信息 cyclone fpga 家族 数据 薄板
动态 arithmetic 模式
这 动态 arithmetic 模式 是 完美的 为 implementing adders, counters,
accumulators, 宽 parity 功能, 和 comparators. 一个 le 在 动态
arithmetic 模式 使用 四 2-输入 luts configurable 作 一个 动态
adder/subtractor. 这 第一 二 2-输入 luts 计算 二 summations
为基础 在 一个 可能 carry-在 的 1 或者 0; 这 其它 二 luts 发生 carry
输出 为 这 二 chains 的 这 carry 选择 电路系统. 作 显示 在
图示 7, 这 lab carry-在 信号 选择 也 这
carry-in0
或者
carry-in1
chain. 这 选择 chain’s 逻辑 水平的 在 转变 确定
这个 并行的 总 是 发生 作 一个 combinatorial 或者 注册 输出.
为 例子, 当 implementing 一个 adder, 这 总 输出 是 这
选择 的 二 可能 计算 sums:
data1 + data2 + carry-in0
或者
data1 + data2 + carry-in1
.
这 其它 二 luts 使用 这
data1
和
data2
信号 至 发生 二
可能 carry-输出 信号
一个 为 一个 carry 的 1 和 这 其它 为 一个 carry 的
0. 这
carry-in0
信号 acts 作 这 carry 选择 为 这
carry-out0
输出 和
carry-in1
acts 作 这 carry 选择 为 这
carry-out1
输出. les 在 arithmetic 模式 能 驱动 输出 注册 和 unregistered
版本 的 这 lut 输出.
这 动态 arithmetic 模式 也 提供 时钟 使能, 计数器 使能,
同步的 向上/向下 控制, 同步的 clear, 同步的 加载,
和 动态 adder/subtractor 选项. 这 lab local interconnect 数据
输入 发生 这 计数器 使能 和 同步的 向上/向下 控制
信号. 这 同步的 clear 和 同步的 加载 选项 是 lab-
宽 信号 那 影响 所有 寄存器 在 这 lab. 这 quartus ii 软件
automatically places 任何 寄存器 那 是 不 使用 用 这 计数器 在
其它 labs. 这
addnsub
lab-宽 信号 控制 whether 这 le acts
作 一个 adder 或者 subtractor.
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