rev. 0
–4–
AD6624A
一般 定时 特性
1, 2
测试 AD6624AS
参数 (情况) 温度 水平的 最小值 典型值 最大值 单位
clk 定时 (所需的)东西
:
t
CLK
clk 时期 全部 I 10 ns
t
CLKL
clk 宽度 低 全部 IV 4.5 0.5
×
t
CLK
ns
t
CLKH
clk 宽度 高 全部 IV 4.5 0.5
×
t
CLK
ns
重置
定时 必要条件
:
t
RESL
重置
宽度 低 全部 I 30.0 ns
输入 wideband 数据 定时 (所需的)东西
:
t
SI
输入 至
↑
clk 建制 时间 全部 IV 0.8 ns
t
HI
输入 至
↑
clk 支撑 时间 全部 IV 2.0 ns
水平的 指示信号 输出 切换 典型的
:
t
DLI
↑
clk 至 li (a–a, b; b–a, b) 输出 延迟 时间 全部 IV 3.8 12.6 ns
同步 定时 (所需的)东西
:
t
SS
同步 (一个, b, c, d) 至
↑
clk 建制 时间 全部 IV 1.0 ns
t
HS
同步 (一个, b, c, d) 至
↑
clk 支撑 时间 全部 IV 2.0 ns
串行 端口 定时 (所需的)东西
(
sbm = 1
):
切换 特性
:
3
t
DSCLK1
↑
clk 至
↑
sclk 延迟 (分隔 用 1) 全部 IV 3.9 13.4 ns
t
DSCLKH
↑
clk 至
↑
sclk 延迟 (为 任何 其它 divisor) 全部 IV 4.4 14.0 ns
t
DSCLKL
↑
clk 至
↓
sclk 延迟 (分隔 用 2 或者 甚至 #) 全部 IV 3.25 6.7 ns
t
DSCLKLL
↓
clk 至
↓
sclk 延迟 (分隔 用 3 或者 odd #) 全部 IV 3.8 6.9 ns
t
DSDFS
↑
sclk 至 sdfs 延迟 全部 IV 0.2 5.3 ns
t
DSDFE
↑
sclk 至 sdfe 延迟 全部 IV –0.4 +4.7 ns
t
DSDO
↑
sclk 至 sdo 延迟 全部 IV –1.0 +4.0 ns
t
DSDR
↑
sclk 至 dr 延迟 全部 IV –0.3 +4.6 ns
t
DDR
↑
clk 至 dr 延迟 全部 IV 5.4 17.6 ns
输入 特性
:
t
SSI
sdi 至
↓
sclk 建制 时间 全部 IV 2.4 ns
t
HSI
sdi 至
↓
sclk 支撑 时间 全部 IV 3.0 ns
串行 端口 定时 (所需的)东西
(
sbm = 0
):
切换 特性
:
3
t
SCLK
sclk 时期 全部 IV 16 ns
t
SCLKL
sclk 低 时间 (当 sdiv = 1, 分隔 用 1) 全部 IV 5.0 ns
t
SCLKH
sclk 高 时间 (当 sdiv = 1, 分隔 用 1) 全部 IV 5.0 ns
t
DSDFE
↑
sclk 至 sdfe 延迟 全部 IV 3.8 15.4 ns
t
DSDO
↑
sclk 至 sdo 延迟 全部 IV 3.7 15.2 ns
t
DSDR
↑
sclk 至 dr 延迟 全部 IV 3.9 15.9 ns
输入 特性
:
t
SSF
sdfs 至
↑
sclk 建制 时间 全部 IV 1.9 ns
t
HSF
sdfs 至
↑
sclk 支撑 时间 全部 IV 0.7 ns
t
SSI
sdi 至
↓
sclk 建制 时间 全部 IV 2.4 ns
t
HSI
sdi 至
↓
sclk 支撑 时间 全部 IV 2.0 ns
注释
1
所有 定时 规格 有效的 在 vdd 范围 的 2.375 v 至 2.675 v 和 vddio 范围 的 3.0 v 至 3.6 v.
2
C
加载
= 40 pf 在 所有 输出 除非 否则 指定.
3
这 定时 参数 为 sclk, sdfs, sdfe, sdo, sdi, 和 dr 应用 至 所有 四 途径 (0, 1, 2, 和 3). 这 从动装置 串行 port’s (sclk) 运行 频率 是
限制 至 62.5 mhz.
规格 主题 至 改变 没有 注意.
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