飞利浦 半导体 产品 规格
80cl31/80cl51低-电压 单独的-碎片 8-位 微控制器
january 1995
7
7FH
2FH
0
07H
08H
0FH
10H
17H
18H
1FH
20H
R7
I
I
R0
位-addressablespace
(位 地址 0-7f)
4 banks 的 8 寄存器
(r0-r)
R7
I
I
R0
R7
I
I
R0
R7
I
I
R0
图示 1. 这 更小的 128 字节 的 内部的 内存
这 第一 三 方法 能 是 使用 为 寻址 destination
operands. 大多数 说明 有 一个 “destination/source” filed 那
specifies 数据 类型, 寻址 方法 和 operands involved. 为
行动 其它 比 movs, 这 destination operand 是 也 一个
源 operand.
进入 至 记忆 寻址 是 作 跟随:
–
寄存器 在 一个 的 这 四 寄存器 banks 通过 寄存器,
直接 或者 间接的.
–
内部的 内存 (128 字节) 通过 直接 或者 寄存器-间接的.
–
特定的 函数 寄存器 通过 直接.
–
外部 数据 记忆 通过 寄存器-lndirect
–
程序 记忆 看-向上 tables 通过 根基-寄存器-加
index-寄存器-间接的.
1.2 i/o 设备
1.2.1 端口
这 80cl51 有 32 i/o 线条 treated 作 32 individually addressable
位 或者 作 四 并行的 8- 位 addressable 端口. 端口 0, 1, 2 和 3
执行 这 下列的 alternate 功能:
端口 0: 提供 这 多路复用 低-顺序 地址 和 数据 总线
为 expanding 这 设备 和 标准 memories 和
peripherals.
端口 1: 提供 这 输入 为 这 外部 中断 int2/lnt9.
端口 2: 提供 这 高-顺序 地址 当 expanding 这
设备 和 外部 程序 或者 数据 记忆.
端口 3: 管脚 能 是 配置 individually 至 提供:
(1) 外部 中断 要求 输入
(2) 计数器 输入
(3) 控制 信号 至 读 和 写 至 外部 memories
(4) uart 输入 和 输出
至 使能 一个 端口 3 管脚 alternate 函数, 这 端口 3 位 获得 在 它的
sfr 必须 包含 一个 逻辑 1.
各自 端口 组成 的 一个 获得 (特定的 函数 寄存器 p0 至 p3),
一个 输出 驱动器 和 一个 输入 缓存区. 端口 1,2,3 有 内部的 拉
ups. 图示 3(一个) 显示 那 这 强 晶体管 p1 是 转变 在 为
仅有的 2 振荡器 时期 之后 一个 0-至-1 转变 在 这 端口 获得.
当 在, 它 转变 在 p3 (一个 弱 拉 向上) 通过 这 反相器. 这个
反相器 和 p3 表格 一个 获得 这个 支撑 这 1. 在 端口 0 这 拉 向上 p1
是 仅有的 在 当 发出 1s 为 外部 记忆 进入. writing 一个 1
至 一个 端口 0 位 获得 leaves 两个都 输出 晶体管 切换 止 所以 这
管脚 能 是 使用 作 一个 高-阻抗 输入.
1.2.2 端口 选项
这 管脚 的 端口 1, 端口 2, 和 端口 3 将 是 individually 配置
和 一个 的 这 下列的 选项 (看 图示 3):
选项 1: 标准 端口; quasi-双向的 i/o 和 拉 up. 这
强 升压器 拉 向上 p1 是 转变 在 为 二 振荡器
时期 之后 一个 0-至-1 转变 在 这 端口 获得 (看
图示 3(一个)).
选项 2: 打开 流; quasi-双向的 i/o 和 n-channel 打开
流 输出. 使用 作 一个 输出 需要 这 连接 的
一个 外部 拉 向上 电阻 (看 图示 3(c)).
选项 3: 推-拉; 输出 和 驱动 能力 在 两个都 polarities.
下面 这个 选项, 管脚 能 仅有的 是 使用 作 输出. 看
图示 3(b).
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