飞利浦 半导体
p89lpc920/921/922
8-位 微控制器 和 二-时钟 80c51 核心
产品 数据 rev. 06 — 21 十一月 2003 16 的 45
9397 750 12285
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8.6 cpu 时钟 (cclk) wake-向上 延迟
这 p89lpc920/921/922 有 一个 内部的 wake-向上 计时器 那 延迟 这 时钟 直到 它
stabilizes 取决于 至 这 时钟 源 使用. 如果 这 时钟 源 是 任何 的 这 三
结晶 selections (低, 中等 和 高 发生率) 这 延迟 是 992 OSCCLK
循环 加 60 至 100
µ
s. 如果 这 时钟 源 是 也 这 内部的 rc 振荡器,
看门狗 振荡器, 或者 外部 时钟, 这 延迟 是 224 oscclk 循环 加
60 至 100
µ
s.
8.7 cpu 时钟 (cclk) modification: divm 寄存器
这 oscclk 频率 能 是 分隔 向下 向上 至 510 时间 用 configuring 一个
dividing 寄存器, divm, 至 发生 cclk. 这个 特性 制造 它 可能 至
temporarily run 这 CPU 在 一个 更小的 比率, 减少 电源 消耗量. 用 dividing 这
时钟, 这 cpu 能 retain 这 能力 至 respond 至 events 那 将 不 exit 空闲
模式 用 executing 它的 正常的 程序 在 一个 更小的 比率. 这个 能 也 准许 bypassing
这 振荡器 开始-向上 时间 在 具体情况 在哪里 电源-向下 模式 将 否则 是
使用. 这 值 的 divm 将 是 changed 用 这 程序 在 任何 时间 没有
interrupting 代号 执行.
8.8 低 电源 选择
这 p89lpc920/921/922 是 设计 至 run 在 12 mhz (cclk) 最大. 不管怎样,
如果 cclk 是 8 mhz 或者 slower, 这 clklp sfr 位 (auxr1.7) 能 是 设置 至 ‘1’ 至 更小的
这 电源 消耗量 更远. 在 任何 重置, clklp 是 ‘0’ 准许 最高的
效能 进入. 这个 位 能 然后 是 设置 在 软件 如果 CCLK 是 运动 在 8 MHz
或者 slower.
8.9 记忆 organization
这 各种各样的 p89lpc920/921/922 记忆 spaces 是 作 跟随:
•
DATA
128 字节 的 内部的 数据 记忆 空间 (00h:7fh) accessed 通过 直接 或者 间接的
寻址, 使用 操作指南 其它 比 MOVX 和 movc. 所有 或者 部分 的 这 堆栈
将 是 在 这个 范围.
•
I DATA
间接的 数据. 256 字节 的 内部的 数据 记忆 空间 (00h:ffh) accessed 通过
间接的 寻址 使用 说明 其它 比 movx 和 movc. 所有 或者 部分 的
这 堆栈 将 是 在 这个 范围. 这个 范围 包含 这 数据 范围 和 这 128 字节
立即 在之上 它.
•
SFR
特定的 函数 寄存器. 选择 cpu 寄存器 和 附带的 控制 和
状态 寄存器, accessible 仅有的 通过 直接 寻址.
•
代号
64 kB 的 代号 记忆 空间, accessed 作 部分 的 程序 执行 和 通过 这
movc 操作指南. 这 p89lpc920/921/922 有 2 kb/4 kb/8 kb 的 在-碎片 代号
记忆.
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