飞利浦 半导体 初步的 数据
PDI1394P232-端口/1-端口 400 mbps 物理的 layer 接口
2001 sep 06
6
名字 descriptioni/olfbga
球
号码
LQFP
管脚
号码
管脚 类型
ctl0,
CTL1
cmos 5v tol 4
5
G3
G4
i/o 控制 i/os. 这些 bi-directional 信号 控制 交流
在 这 pdi1394p23 和 这 llc. 总线 holders 是 建造 在
这些 terminals.
D0–D7 cmos 5v tol 6, 7, 8,
9, 10,
11, 12,
13
h3, h4,
e4, h5,
f4, g5,
f5, h6
i/o 数据 i/os. 这些 是 bi-directional 数据 信号 在 这
pdi1394p23 和 这 llc. 总线 holders 是 建造 在 这些 terminals.
unused dn 管脚 应当 是 牵引的 至 地面 通过 10 k
Ω
电阻器.
DGND 供应 17, 18,
63, 64
g7, h8,
g8, g1,
G2
— 数字的 电路 地面 terminals. 这些 terminals 应当 是 系 一起
至 这 低 阻抗 电路 板 地面 平面.
DV
DD
供应 25, 26,
61, 62
d8, e6,
f1, f2
— 数字的 电路 电源 terminals. 一个 结合体 的 高 频率
解耦 电容 near 各自 一侧 的 这 ic 包装 是 建议的,
此类 作 paralleled 0.1
µ
f 和 0.001
µ
f. 这些 供应 terminals 是
separated 从 pllv
DD
和 av
DD
内部的 至 这 设备 至 提供 噪音
分开. 它们 应当 是 系 在 一个 低 阻抗 要点 在 这 电路
板.
ISO CMOS 23 E8 I link 接口 分开 控制 输入. 这个 终端 控制 这 运作
的 输出 differentiation 逻辑 在 这 ctl 和 d terminals. 如果 一个 optional
分开 屏障 的 这 类型 描述 在 annex j 的 ieee 标准 1394–1995
是 执行 在 这 pdi1394p23 和 llc, 这 iso终端
应当 是 系 低 至 使能 这 differentiation 逻辑. 如果 非 分开 屏障
是 执行 (直接 连接), 或者 总线 holder 分开 是
执行, 这 iso
终端 应当 是 系 高 至 使不能运转 这
differentiation 逻辑.
LPS cmos 5v tol 15 H7 I link 电源 状态 输入. 这个 终端 是 使用 至 监控 这
起作用的/电源 状态 的 这 link layer 控制 和 至 控制 这 状态 的
这 phy-llc 接口. 这个 终端 应当 是 也 连接 至 这
lps 输出 的 这 llc, 或者 如果 非 lps 终端 是 有 在 这 llc 这
lps 终端 能 是 连接 至 这 v
DD
供应 这 llc 通过 一个
10 k
Ω
电阻. 一个 搏动 信号 应当 是 使用 当 一个 分开 屏障
exists 在 这 llc 和 phy. (看 图示 8)
这 lps 输入 是 考虑 inactive 如果 它 是 抽样 低 用 这 phy 为
更多 比 2.6
µ
s (128 sysclk 循环), 和 是 考虑 起作用的
否则 (i.e., asserted 稳步的 高 或者 一个 oscillating 信号 和 一个 低
时间 较少 比 2.6
µ
s). 这 lps 输入 必须 是 高 为 在 least 21 ns 在
顺序 至 是 有保证的 至 是 observed 作 高 用 这 phy.
当 这 pdi1394p23 发现 那 lps 是 inactive, 它 将 放置 这
phy-llc 接口 在 一个 低-电源 重置 状态. 在 这 重置 状态, 这
ctl 和 d 输出 是 使保持 在 这 逻辑 零 状态 和 这 lreq 输入 是
ignored; 不管怎样, 这 sysclk 输出 仍然是 起作用的. 如果 这 lps 输入
仍然是 低 为 更多 比 26
µ
s (1280 sysclk 循环), 这 phy-llc
接口 是 放 在 一个 低-电源 无能 状态 在 这个 这 sysclk
输出 是 也 使保持 inactive. 这 phy-llc 接口 是 放置 在 这
无能 状态 在之上 硬件 重置.
这 llc 是 考虑 起作用的 仅有的 如果 两个都 这 lps 输入 是 起作用的 和 这
lctrl 寄存器 位 是 设置 至 1, 和 是 考虑 inactive 如果 也 这 lps
输入 是 inactive 或者 这 lctrl 寄存器 位 是 cleared 至 0.
LREQ cmos 5v tol 1 H1 I llc 要求 输入. 这 llc 使用 这个 输入 至 initiate 一个 维护 要求
至 这 pdi1394p23. 总线 holder 是 建造 在 这个 终端.
NC 非 连接 16, 54,
55
— — 这些 管脚 是 不 内部 连接 和 consequently 是 “don’t
cares”.
其它 vendors’ 管脚 兼容 碎片 将 需要
连接 和 外部 电路系统 在 这些 管脚.
PC0
PC1
PC2
cmos 5v tol 20
21
22
F7
E7
F8
I 电源 类 程序编制 输入. 在 硬件 重置, 这些 输入 设置
这 default 值 的 这 电源 类 表明 在 自-id.
程序编制 是 完毕 用 tying 这 terminals 高 或者 低. 谈及 至
表格 21 为 encoding.
PD cmos 5v tol 14 G6 I 电源 向下 输入. 一个 逻辑 高 在 这个 终端 转变 止 所有 内部的
电路系统 除了 这 缆索-起作用的 监控 电路 这个 控制 这 cna
输出. 为 更多 信息, 谈及 至 部分 17.2
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