飞利浦 半导体 初步的 规格
PDI1394P11A3-端口 物理的 layer 接口
1999 三月 10
4
6.0 块 图解
端口 1
端口 2
端口 3
偏差
电压 和
电流
发生器
RECEIVED
数据
解码器/
计时器
LINK
接口
ARBITRATION
和 控制
状态
机器
逻辑
结晶
振荡器
pll 系统
&放大; transmit
时钟
发生器
TRANSMIT
数据
ENCODER
TESTM1
TESTM2
c/lkon
PC0
PC1
PC2
D0
D1
D2
D3
CTL0
CTL1
LREQ
SYSCLK
CNA
ISO–
LPS
CPS
RESET–
PD
R0
R1
TPBIAS1
TPBIAS2
TPBIAS3
TPA1+
TPA1–
TPB1+
TPB1–
TPA2+
TPA2–
TPB2+
TPB2–
TPA3+
TPA3–
TPB3+
TPB3–
XI
XO
过滤
SV00228
7.0 函数的 规格
这 pdi1394p11a 是 一个 ieee1394–1995 高 效能 串行
总线 规格 一致的 物理的 layer 接口 设备. 它
提供 一个 接口 在 一个 连结 link layer 控制 和
三 1394 缆索 接口 端口. 在 增加 至 这 接口 函数,
这 pdi1394p11a 执行 总线 initialization 和 arbitration
功能 作 好 作 monitoring 线条 情况 和 连接
状态.
7.1 Clocking
这 pdi1394p11a 运用 一个 稳固的 内部的 涉及 时钟 的
196.608 mhz. 这 涉及 时钟 是 发生 使用 一个 外部
24.576 mhz 结晶 和 一个 内部的 阶段 锁 循环 (pll). 这
pll 时钟 是 分隔 向下 至 49.152 mhz 和 98.304 mhz 时钟
信号. 这 49.152 mhz 时钟 是 使用 为 内部的 逻辑 和
提供 作 一个 输出 至 时钟 一个 link layer 控制. 这 196.608
mhz 和 98.304 mhz clocks 是 使用 为 同步 的 这
transmitted strobe 和 数据 信息.
7.2 端口 接口
这 pdi1394p11a 提供 这 transceiver 功能 需要 至
执行 一个 三 端口 node 在 一个 缆索-为基础 1394 网络. 各自
缆索 端口 包含 二 差别的 线条 transceivers. 在 增加
至 传递 和 reception 的 小包装板盒 数据, 这 线条 transceivers
监控 情况 在 这 缆索 至 决定 连接 状态, 数据
速, 和 总线 arbitration states.
这 pdi1394p11a receives 数据 至 是 transmitted 在 这 总线 从
二 或者 四 并行的 数据 paths 至 这 link 控制, d[0:3]. 这些
数据 paths 是 latched 和 同步 和 这 49.152 mhz 时钟.
这 并行的 位 paths 是 联合的 serially, encoded 和
transmitted 在 也 98.304 mb/s 或者 196.608 mb/s, 取决于
whether 这 transaction 是 一个 100 mb/s 或者 200 mb/s 转移,
各自. 这 transmitted 数据 是 encoded 作 数据-strobe
信息, 和 这 数据 信息 正在 transmitted 在 这 tpb
缆索 pairs 和 这 strobe 信息 transmitted 在 这 tpa 缆索
pairs.
在 小包装板盒 reception 这 tpa 和 tpb 传输者 的 这
接到 缆索 端口 是 无能, 和 这 接受者 为 那 端口 是
使能. 这 encoded 数据 信息 是 received 在 这 tpa 缆索
一双 和 这 strobe 信息 是 received 在 这 tpb 缆索 一双.
这 结合体 的 这 数据 和 strobe 信号 是 解码 至
recover 这 receive 时钟 信号 和 这 串行 数据 stream. 这
串行 数据 stream 是 转变 至 二 或者 四 并行的 位 streams,
resynchronized 至 这 内部的 49.152 mhz 时钟 和 sent 至 这
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