PI7C8150
2-端口 pci-至-pci 桥
进步 信息
2
8月 22, 2002 – 修订 1.02
2
信号 定义
2.1
信号 类型
信号 类型 描述
I 输入 仅有的
O 输出 仅有的
PPower
TS 触发-状态 bi-directional
STS sustained 触发-状态. 起作用的 低 信号 必须 是 牵引的 高 为 1 循环 当
deasserting.
OD 打开 流
2.2
信号
便条: 信号 names 那 终止 和 “_l” 是 起作用的 低.
2.2.1
primary 总线 接口 信号
名字 管脚 # 类型 描述
p_ad[31:0] 49, 50, 55, 57, 58,
60, 61, 63, 67, 68,
70, 71, 73, 74, 76,
77, 93, 95, 96, 98,
99, 101, 107, 109,
112, 113, 115,
116, 118, 119,
121, 122
TS
primary 地址 / 数据:
多路复用 地址 和 数据
总线. 地址 是 表明 用 p_框架_l assertion.
写 数据 是 稳固的 和 有效的 当 p_irdy_l 是
asserted 和 读 数据 是 稳固的 和 有效的 当
p_trdy_l 是 asserted. 数据 是 transferred 在 rising
时钟 edges 当 两个都 p_irdy_l 和 p_trdy_l 是
asserted. 在 总线 空闲, pi7c8150 驱动 p_ad 至 一个
有效的 逻辑 水平的 当 p_gnt_l 是 asserted.
p_cbe[3:0] 64, 79, 92, 110 TS
primary command/字节 使能:
多路复用
command 地方 和 字节 使能 地方. 在 地址
阶段, 这 initiator 驱动 这 transaction 类型 在 这些
管脚. 之后 那, 这 initiator 驱动 这 字节 使能
在 数据 阶段. 在 总线 空闲, pi7c8150 驱动
p_cbe[3:0] 至 一个 有效的 逻辑 水平的 当 p_gnt_l 是
asserted.
p_par 90 TS
primary parity.
parity 是 甚至 横过 p_ad[31:0],
p_cbe[3:0], 和 p_par (i.e. 一个 甚至 号码 的 1’s).
p_par 是 一个 输入 和 是 有效的 和 稳固的 一个 循环 之后
这 地址 阶段 (表明 用 assertion 的
p_框架_l) 为 地址 parity. 为 写 数据 阶段,
p_par 是 一个 输入 和 是 有效的 一个 时钟 之后
p_irdy_l 是 asserted. 为 读 数据 阶段, p_par 是
一个 输出 和 是 有效的 一个 时钟 之后 p_trdy_l 是
asserted. 信号 p_par 是 触发-陈述 一个 循环 之后 这
p_ad 线条 是 触发-陈述. 在 总线 空闲, pi7c8150
驱动 p_par 至 一个 有效的 逻辑 水平的 当 p_gnt_l 是
asserted.
p_框架_l 80 STS
primary 框架 (起作用的 低).
驱动 用 这
initiator 的 一个 transaction 至 表明 这 beginning 和
持续时间 的 一个 进入. 这 de-assertion 的 p_框架_l
indicates 这 最终 数据 阶段 要求 用 这 initiator.
在之前 正在 触发-陈述, 它 是 驱动 至 一个 de-asserted 状态
为 一个 循环.
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