MOTOROLA
mpc7457 部分 号码 speci
fi
cation 为 这 mpc74x7rxnnnnnx 序列
7
一般 参数
sysclk 至 artry/shd0/shd1 高 阻抗 之后
precharge
t
KHARPZ
—2t
SYSCLK
3, 5
6, 7
注释:
1. 所有 输入 speci
fi
cations 是 量过的 从 这 中点 的 这 信号 在 question 至 这 中点 的 这 rising 边缘
的 这 输入 sysclk. 所有 输出 speci
fi
cations 是 量过的 从 这 中点 的 这 rising 边缘 的 sysclk 至 这
中点 的 这 信号 在 question. 所有 输出 timings 假设 一个 purely resistive 50-
Ω
加载 (看 图示 4 在 这
mpc7457 risc 微处理器 硬件 specifications)
. 输入 和 输出 timings 是 量过的 在 这 管脚;
时间-的-
fl
ight 延迟 必须 是 增加 为 查出 长度, vias, 和 连接器 在 这 系统.
2. 这 symbology 使用 为 定时 speci
fi
cations 在此处 跟随 这 模式 的 t
(信号)(状态)(涉及)(状态)
为 输入 和
t
(涉及)(状态)(信号)(状态)
为 输出. 为 例子, t
IVKH
symbolizes 这 时间 输入 信号 (i) reach 这 有效的 状态
(v) 相关的 至 这 sysclk 涉及 (k) going 至 这 高 (h) 状态 或者 输入 建制 时间. 和 t
KHOV
symbolizes 这
时间 从 sysclk(k) going 高 (h) 直到 输出 (o) 是 有效的 (v) 或者 输出 有效的 time. 输入 支撑 时间 能 是 读
作 这 时间 那 这 输入 信号 (i) went invalid (x) 和 遵守 至 这 rising 时钟 边缘 (kh) (便条 这 位置 的
这 涉及 和 它的 状态 为 输入) 和 输出 支撑 时间 能 是 读 作 这 时间 从 这 rising 边缘 (kh) 直到
这 输出 went invalid (ox).
3. t
SYSCLK
是 这 时期 的 这 外部 时钟 (sysclk) 在 ns. 这 号码 给 在 这 表格 必须 是 multiplied 用
这 时期 的 sysclk 至 计算 这 真实的 时间 持续时间 (在 ns) 的 这 参数 在 question.
4. 符合 至 这 总线 协议, ts
是 驱动 仅有的 用 这 目前 起作用的 总线 主控. 它 是 asserted 低 然后
precharged 高 在之前 returning 至 高 阻抗, 作 显示 在 图示 6 在 这
mpc7457 risc 微处理器
硬件 specifications
. 这 名义上的 precharge 宽度 为 ts 是 0.5
×
t
SYSCLK
, 那 是, 较少 比 这 最小
t
SYSCLK
时期, 至 确保 那 另一 主控 asserting ts 在 这 下列的 时钟 将 不 contend 和 这
precharge. 输出 有效的 和 输出 支撑 定时 是 测试 为 这 信号 asserted. 输出 有效的 时间 是 测试 为
precharge. 这 高-阻抗 行为 是 有保证的 用 设计.
5. 有保证的 用 设计 和 不 测试.
6. 符合 至 这 总线 协议, ar
尝试能 是 驱动 用 多样的 总线 masters 通过 这 时钟 时期 立即
下列的 aa
ck. 总线 contention 是 不 一个 公布 因为 任何 主控 asserting artry 将 是 驱动 它 低. 任何
主控 asserting 它 低 在 这
fi
rst 时钟 下列的 aa
ck 将 然后 go 至 高 阻抗 为 一个 时钟 在之前
precharging 它 高 在 这 第二 循环 之后 这 assertion 的 aa
ck. 这 名义上的 precharge 宽度 为 artry
是 1.0 t
SYSCLK
; 那 是, 它 应当 是 高 阻抗, 作 显示 在 图示 6 在 这
mpc7457 risc 微处理器
硬件 specifications,
在之前 这
fi
rst opportunity 为 另一 主控 至 assert artry. 输出 有效的 和 输出
支撑 定时 是 测试 为 这 信号 asserted.这 高-阻抗 行为 是 有保证的 用 设计.
7. 符合 至 这 mpx 总线 协议, shd0
和 shd1 能 是 驱动 用 多样的 总线 masters beginning 这 循环 的
TS
. 定时 是 这 一样 作 artry, 那 是, 这 信号 是 高 阻抗 为 一个 fraction 的 一个 循环, 然后 negated 为
向上 至 一个 全部 循环 (越过 一个 总线 循环 boundary) 在之前 正在 三-陈述 又一次. 这 名义上的 precharge 宽度
为 shd0
和 shd1 是 1.0 t
SYSCLK
. 这 edges 的 这 precharge 相异 取决于 在 这 编写程序 比率 的 核心
至 总线 (pll con
fi
gurations).
8. BMODE
[0:1] 和 bvsel 是 模式 选择 输入 和 是 抽样 在之前 和 之后 hreset negation. 这些
参数 代表 这 输入 建制 和 支撑 时间 为 各自 样本. 这些 值 是 有保证的 用 设计 和
不 测试. 这些 输入 必须 仍然是 稳固的 之后 这 第二 样本. 看 图示 5 在 这
mpc7457 risc
微处理器 硬件 specifications
为 样本 定时.
表格 9. 处理器 总线 交流 定时 speci
fi
cations
1
(持续)
在 推荐 运行 情况. 看 表格 4.
参数 标识
2
所有 速 grades
单位 注释
最小值 最大值
F
r
e
e
s
c
一个
l
e
S
e
m
i
c
o
n
d
u
c
t
o
r
,
I
freescale 半导体, 公司
为 更多 信息 在 这个 产品,
go 至: www.freescale.com
n
c
.
.
.
: 点此下载
