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74ACTQ823
函数的 描述
这 actq823 组成 的 nine d-类型 边缘-triggered flip-
flops. 这些 有 3-状态 输出 为 总线 系统 orga-
nized 和 输入 和 输出 在 opposite sides. 这 buff-
ered 时钟 (cp) 和 缓冲 输出 使能 (oe
) 是
一般 至 所有 flip-flops. 这 flip-flops 将 store 这 状态 的
它们的 单独的 d 输入 那 满足 这 建制 和 支撑 时间
(所需的)东西 在 这 低-至-高 cp 转变. 和 oe
低, 这 内容 的 这 flip-flops 是 有 在 这 输出-
puts. 当 oe
是 高, 这 输出 go 至 这 高 imped-
ance 状态. 运作 的 这 oe
输入 做 不 影响 这
状态 的 这 flip-flops. 在 增加 至 这 时钟 和 输出
使能 管脚, 那里 是 clear (clr
) 和 时钟 使能 (en)
管脚. 这些 设备 是 完美的 为 parity 总线 接合 在
高 效能 系统.
当 clr
是 低 和 oe 是 低, 这 输出 是 低.
当 clr
是 高, 数据 能 是 entered 在 这 flip-flops.
当 en
是 低, 数据 在 这 输入 是 transferred 至 这
输出 在 这 低-至-高 时钟 转变. 当 这
EN
是 高, 这 输出 做 不 改变 状态, regardless 的
这 数据 或者 时钟 输入 transitions.
函数 表格
H
=
高 电压 水平的
Z
=
高 阻抗
L
=
低 电压 水平的
=
低-至-高 转变
X
=
不重要
NC
=
非 改变
逻辑 图解
请 便条 那 这个 图解 是 提供 仅有的 为 这 understanding 的 逻辑 行动 和 应当 不 是 使用 至 估计 传播 延迟.
输入 内部的 输出 函数
OE
CLR EN CP D Q O
h xL
L L Z 高 z
h xL
H H Z 高 z
H L X X X L Z Clear
L L X X X L L Clear
H H H X X NC Z 支撑
L H H X X NC NC 支撑
h h l
L L Z 加载
h h l
H H Z 加载
l h l
L L L 加载
l h l
H H H 加载
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