QL2009
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这 ql2009 是 一个 9,000 usable asic 门,16,000 usable pld 门 成员 的
这 pasic 2 家族 的 fpgas. pasic 2 fpgas 雇用 一个 唯一的 结合体
的 architecture, 技术, 和 软件 tools 至 提供 高 速, 高
usable 密度, 低 价格, 和 flexibility 在 这 一样 设备. 这 flexibility
和 速 制造 pasic 2 设备 一个 效率高的 和 高 效能 硅
解决方案 为 设计 描述 使用 hdls 此类 作 verilog 和 vhdl, 作 好
作 schematics.
这 ql2009 包含 672 逻辑 cells. 和 225 最大 i/os, 这 ql2009
是 有 在 144-管脚 tqfp, 208-pqfp, 和 256-管脚 pbga packages.
软件 支持 为 这 完全 pasic families, 包含 这 ql2009, 是
有 通过 三 基本 包装. 这 turnkey 快
工作
包装
提供 这 大多数 完全 fpga 软件 解决方案 从 设计 entry 至 逻辑
综合 (用 synplicity, inc.), 至 放置 和 route, 至 simulation. 这
快
Tools
TM
和 快
碎片
TM
包装 提供 一个 解决方案 为 designers
who 使用 cadence, mentor, synopsys, viewlogic, veribest, 或者 其它 third-party
tools 为 设计 entry, 综合, 或者 simulation.
总的 的 225 i/o 管脚
- 217 双向的 输入/输出 管脚, pci-一致的 在 5.0v
在 -1/-2 速 grades
- 4 高-驱动 输入-仅有的 管脚
- 4 高-驱动 输入/distributed 网络 管脚
四 低-skew (较少 比 0.5ns) distributed 网络
- 二 排列 网络 有 至 逻辑 cell flip-flop 时钟, 设置, 和
重置 - 各自 驱动 用 一个 输入-仅有的 管脚
- 二 global 时钟/控制 网络 有 至 f1 逻辑 输入, 和
逻辑 cell flip-flop 时钟, 设置, 重置; 输入 和 i/o 寄存器 clock, reset,
使能; 和 输出 使能 控制 - 各自 驱动 用 一个 输入-仅有的 管脚, 或者
任何 输入 或者 i/o 管脚, 或者 任何 逻辑 cell 输出 或者 i/o cell 反馈
高 效能
- 输入 + 逻辑 cell + 输出 延迟 下面 6 ns
- datapath speeds exceeding 225 mhz
- 计数器 speeds 在 200 mhz
产品
SUMMARY
特性
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