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整体的
电路
系统, 公司
ICS9DB108
0723d—01/08/04
管脚 描述
管脚 # 管脚 名字 管脚 类型 描述
1 src_div# 在
起作用的 低 输入 为 determining src 输出 频率 src 或者
src/2.
0 = src/2
,1= src
2 VDD PWR 电源 su
pply, 名义上的 3.3v
3 地 PWR 地面
p在.
4 src_在 在 0.7 v 差别的 src 真实 在
put
5 src_in# 在 0.7 v 差别的 src complementary 在
put
6oe_0 在
起作用的 高 输入 为 enabling 输出.
0 = 触发-状态 输出
puts, 1= 使能 输出puts
7oe_3 在
起作用的 高 输入 为 enabling 输出.
0 = 触发-状态 输出
puts, 1= 使能 输出puts
8 dif_0 输出 0.7v 差别的 真实 时钟 输出
puts
9 dif_0# 输出 0.7v 差别的 com
plement 时钟 输出puts
10 地 PWR 地面
p在.
11 VDD PWR 电源 su
pply, 名义上的 3.3v
12 dif_1 输出 0.7v 差别的 真实 时钟 输出
puts
13 dif_1# 输出 0.7v 差别的 com
plement 时钟 输出puts
14 oe_1 在
起作用的 高 输入 为 enabling 输出.
0 = 触发-状态 输出
puts, 1= 使能 输出puts
15 oe_2 在
起作用的 高 输入 为 enabling 输出.
0 = 触发-状态 输出
puts, 1= 使能 输出puts
16 dif_2 输出 0.7v 差别的 真实 时钟 输出
puts
17 dif_2# 输出 0.7v 差别的 com
plement 时钟 输出puts
18 地 PWR 地面
p在.
19 VDD PWR 电源 su
pply, 名义上的 3.3v
20 dif_3 输出 0.7v 差别的 真实 时钟 输出
puts
21 dif_3# 输出 0.7v 差别的 com
plement 时钟 输出puts
22 bypass#/pll 在
输入 至 选择 绕过(风扇-输出) 或者 pll (zdb) 模式
0 = b
ypass 模式, 1= pll 模式
23 SCLK 在 时钟
p在 的 smbus circuitry, 5v tolerant.
24 SDATA i/o 数据 管脚 为 smbus 电路系统, 5v tolerant.
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