sa9203/5
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管脚 类型 Designation 描述
2,35 VDD +5v 供应 输入
1,23 VSS 0v 地面 涉及
40..44 i/o ad0..ad7 3-状态 地址/数据 线条 那 接口 和 这 cpu
更小的 8-位 地址/数据 总线. 这 8-位 地址 是
latched 在 这 sa9203 内部的 地址 获得 在 这
下落 边缘 的 ale. 这 8-位 数据 是 各自
写 在 和 读 输出 的 这 sa9203 在 wr 和 rd
信号.
5 n/c 不 连接.
6 I CS 起作用的 低 输入 信号 使用 至 选择 这 设备.
7 I ALE 这个 控制 信号 latches 这 地址 在 这 ad0..7
线条 在 这 下落 边缘 的 ale.
8 I RD 输入 低 在 这个 线条 使能 这 数据 总线 缓存区.
9 I WR 输入 低 在 这个 线条 导致 这 数据 在 这 地址/
数据 总线 至 是 写 至 这 i/o 端口 和, 控制
寄存器.
10 O INT 如果 使能 通过 一个.6, 这个 输出 将 是 设置 (起作用的 边缘
极性 编写程序 用 d6 和 输出 极性
编写程序 通过 d7 的 这 端口 b-f 方向 控制
寄存器) 之后 数据 有 被 latched 在 端口 一个.
11 I RST 输入 低 在 这个 线条 resets 这 碎片 和 所有 内部的
寄存器 和 所有 端口 至 输入 模式 (这 寄存器
内容 之后 一个 重置 脉冲波 将 是 描述 后来的).
13 I STB 输入 数据 在 端口 一个 管脚 将 是 latched 当 stb 是
起作用的 和 transparent 否则 (极性 编写程序
用 d5 的 这 端口 b-f 方向 控制 寄存器)
14..21 i/o pa0..pa7 8 一般 目的 i/o 管脚 comprising 端口 一个. 这个
端口 支持 单独的 输入 或者 latched 输出
配置 的 各自 管脚 . 在 增加,各自 管脚 的
端口 一个 选择 作 一个 输入 能 是 编写程序 至 是
latched 或者 transparent.
22, i/o pb0..pb7 8 一般 目的 i/o 管脚 comprising 端口 b. 所有 8
24.30 管脚 是 编写程序 至 是 也 latched 输出 或者
transparent 输入.
31..39 i/o pc0..pc7 完全同样的 至 端口 b
管脚 描述 为 sa9205
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