1998 将 15 12
飞利浦 半导体 产品 规格
增强 video 输入 处理器 (evip) SAA7111A
这 输出 数据 formats 是 控制 通过 这 i
2
c-总线 位
ofts0, ofts1 和 rgb888. 定时 为 这 数据 stream
formats, yuv (4 : 1 : 1) (12-位), yuv (4 : 2 : 2) (16-位),
RGB (5, 6 和 5) (16-位) 和 rgb (8, 8 和 8) (24-位)
和 一个 llc2 数据 比率, 是 达到 用 标记 各自
第二 积极的 rising 边缘 的 这 时钟 llc 在 conjunction
和 cref (时钟 涉及) (除了 rgb (8, 8 和 8),
看 特定的 应用 在 图.32). 这 高等级的 输出
信号 vpo15 至 vpo8 在 这 yuv format 执行 这
数字的 luminance 信号. 这 更小的 输出 信号
VPO7 至 vpo0 在 这 yuv format 是 这 位 的 这
多路复用 colour 区别 信号 (b
−
y) 和 (r
−
y).
这 arrangement 的 这 rgb (5, 6 和 5) 和
RGB (8, 8 和 8) 数据 stream 位 在 这 vpo-总线 是 给
在 表格 6.
这 数据 stream format yuv 4:2:2(这 8 高等级的 输出
信号 vpo15 至 vpo8) 在 llc 数据 比率 fulfils 这
ccir-656 标准 和 它的 自己的 定时 涉及 代号 在
这 开始 和 终止 的 各自 video 数据 块.
一个 pixel 在 这 format tables 是 这 时间 必需的 至 转移
一个 全部 设置 的 样本. 如果 16-位 4 : 2 : 2 format 是 选择
二 luminance 样本 是 transmitted 在 comparison 至
一个 (b
−
y) 和 一个 (r
−
y) 样本 在里面 一个 pixel.
这 时间 frames 是 控制 用 这 href 信号.
快 使能 是 达到 用 设置 输入 fei 至 低.
这 信号 是 使用 至 控制 快 切换 在 这 数字的
vpo-总线. 高 在 这个 管脚 forces 这 vpo 输出 至 一个
高-阻抗 状态 (看 figs 18 和 19). 这 i
2
c-总线
位 oeyc 有 至 是 设置 高 至 使用 这个 函数.
这 digitized pal, secam 或者 ntsc 信号 ad1 (7 至 0)
和 ad2 (7 至 0) 是 连接 直接地 至 这 vpo-总线
通过 i
2
c-总线 位 vipb = 1 和 模式 = 4, 5, 6 或者 7.
AD1 (7 至 0)
→
VPO (15 至 8) 和
AD2 (7 至 0)
→
VPO (7 至 0).
这 选择 的 这 相似物 输入 途径 是 控制 通过
I
2
c-总线 subaddress 02 模式 选择.
这 upsampled 8-位 补偿 二进制的 cvbs 信号 (vbi-数据
绕过) 是 多路复用 下面 控制 的 这 i
2
c-总线 至 这
数字的 vpo-总线 (看 图.8).
8.8 涉及 信号 href, vref 和 cref
•
href: 这 积极的 斜度 的 这 href 输出 信号
indicates 这 beginning 的 一个 新 起作用的 video 线条.
这 高 时期 是 720 luminance 样本 长 和 是
也 呈现 在 这 vertical blanking.
这 描述 的 定时 和 位置 从 href 是
illustrated 在 figs 15, 16, 21 和 23.
•
vref: 这 vref 输出 delivers 一个 vertical 涉及
信号 或者 一个 inverse composite blank 信号 控制
通过 这 i
2
c-总线 [subaddress 11, inverse composite
blank (混合)]. 此外 四 不同的 模式 的
vertical 涉及 信号 是 可选择的 通过 这 i
2
c-总线
[subaddress 13, vertical 涉及 输出 控制
(vctr1 和 vctr0)]. 这 描述 的 vref 定时
和 位置 是 illustrated 在 figs 15, 16, 24 和 25.
•
cref: 这 cref 输出 delivers 一个 时钟/pixel qualifier
信号 为 外部 接口 至 同步 至 这
vpo-总线 数据 stream.
四 不同的 模式 为 这 时钟 qualifier 信号 是
可选择的 通过 这 i
2
c-总线 [subaddress 13, 时钟
涉及 输出 控制 (cctr1 和 cctr0)].
这 描述 的 cref 定时 和 位置 是
illustrated 在 figs 16, 18, 20 和 21.
8.9 同步
这 prefiltered luminance 信号 是 喂养 至 这
同步 平台. 它的 带宽 是 减少 至 1 MHz
在 一个 低-通过 过滤. 这 同步 脉冲 是 sliced 和 喂养 至
这 阶段 detectors 在哪里 它们 是 对照的 和 这
sub-分隔 时钟 频率. 这 结果 输出 信号 是
应用 至 这 循环 过滤 至 accumulate 所有 阶段
deviations. 内部的 信号 (e. g. hcl 和 hsy) 是
发生 在 一致 和 相似物 front-终止
(所需的)东西. 这 输出 信号 hs, vs, 和 plin 是
锁 至 这 定时 涉及, 有保证的 在 这
输入 信号 和 这 href 信号, 作 更远 改进
至 这 电路 将 改变 这 总的 处理 延迟. 它 是
因此 不 推荐 至 使用 它们 为 产品
这个 需要 绝对 定时 精度 在 这 输入
信号. 这 循环 过滤 信号 驱动 一个 振荡器 至
发生 这 线条 频率 控制 信号 lfco
(看 图.7).
8.10 时钟 一代 电路
这 内部的 cgc 发生 所有 时钟 信号 必需的 为
这 video 输入 处理器. 这 内部的 信号 lfco 是 一个
数字的-至-相似物 转变 信号 提供 用 这
horizontal pll. 它 是 这 多样的 的 这 线条 频率
内部 这 lfco 信号 是 multiplied 用 一个 因素 的 2 或者 4
在 这 pll 电路 (包含 阶段 探测器, 循环 过滤,
vco 和 频率 分隔物) 至 获得 这 llc 和 llc2
输出 时钟 信号. 这 rectangular 输出 clocks 有
一个 50% 职责 因素 (看 图.26).
6.75MHz
429
432
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H
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