2002 Apr 23 10
飞利浦 半导体 产品 规格
pci video broadcast 解码器 SAA7130HL
6.2 管脚 grouped 用 函数
表格 2
电源 供应 管脚
表格 3
pci 接口 管脚; 便条 1
标识 管脚 类型 描述
V
SSA
97, 108, 113
和 119
AG 相似物 地面 为 整体的 相似物 信号 处理
V
DDA
95, 110
和 115
作 相似物 供应 电压 为 整体的 相似物 信号 处理
V
SSD
20, 39, 55,
64, 74, 93
和 128
VG 数字的 地面 为 数字的 电路, 核心 和 i/os
V
DDD
1, 19, 38, 54,
65, 73
和 92
VS 数字的 供应 电压 为 数字的 电路, 核心 和 i/os
标识 管脚 类型 描述
pci_clk 40 PI pci 时钟 输入: 涉及 为 所有 总线 transactions, 向上 至 33.33 MHz
pci_rst# 127 PI pci 重置 输入: 将 3-状态 所有 pci 管脚 (起作用的 低)
ad31 至 ad0 4 至 11,
14 至 18,
21 至 23,
34 至 37,
41 至 44 和
46 至 53
PIO 和
t/s
多路复用 地址 和 数据 输入 或者 输出: bi-directional, 3-状态
cbe3# 至
CBE0#
12, 24, 33
和 45
PIO 和
t/s
command 代号 输入 或者 输出: indicates 类型 的 要求 transaction 和
字节 使能, 为 字节 排整齐 transactions (起作用的 低)
PAR 32 PIO 和
t/s
parity 输入 或者 输出: 驱动 用 这 数据 源, 甚至 parity 在 所有 管脚 AD
和 CBE#
FRAME# 25 PIO 和
s/t/s
框架 输入 或者 输出: 驱动 用 这 电流 总线 主控 (所有权人), 至 表明
这 beginning 和 持续时间 的 一个 总线 transaction (起作用的 低)
TRDY# 27 PIO 和
s/t/s
目标 准备好 输入 或者 输出: 驱动 用 这 addressed 目标, 至 表明
readiness 为 要求 transaction (起作用的 低)
IRDY# 26 PIO 和
s/t/s
initiator 准备好 输入 或者 输出: 驱动 用 这 initiator, 至 表明 readiness 至
continue transaction (起作用的 低)
STOP# 29 PIO 和
s/t/s
停止 输入 或者 输出: 目标 是 requesting 这 主控 至 停止 这 电流
transaction (起作用的 低)
IDSEL 13 PI initialization 设备 选择 输入: 这个 输入 是 使用 至 选择 这 saa7130hl
在 configuration 读 和 写 transactions
DEVSEL# 28 PIO 和
s/t/s
设备 选择 输入 或者 输出: 驱动 用 这 目标 设备, 至 acknowledge
地址 解码 (起作用的 低)
REQ# 3 PO pci 要求 输出: 这 saa7130hl requests 主控 进入 至 pci-总线
(起作用的 低)
GNT# 2 PI pci grant 输入: 这 saa7130hl 是 准予 至 主控 进入 pci-总线
(起作用的 低)
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